[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种高品质半导体存储装置。实施方式的半导体存储装置包括：非易失性存储单元晶体管(MT)，相对于半导体衬底沿垂直方向延伸且具备多个存储单元晶体管(MT)的多个串单元(SU)，具备多个串单元(SU)的多个区块(BLK)，具备多个区块的存储单元阵列(130)，在同一区块(BLK)内连接于多个存储单元晶体管(MT)的栅极电极的多条字线(WL)，对存储单元晶体管(MT)进行数据的编程的控制电路(122)，以及设置在控制电路(122)内且存储连接于存储单元晶体管(MT)的每条字线的编程条件数据的寄存器(122c)。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2015年3月6日、申请号为201510100759.1、发明名称为“半导体存储装置”的发明专利申请案。

[相关申请]

本申请享有以日本专利申请2014-187040号(申请日：2014年9月12日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

近年来，作为用于提高NAND(与非)型闪存的比特密度的方法，提出有将存储单元晶体管积层在半导体衬底的上方的3维积层型NAND闪存，所谓BiCS(Bit-Cost Scalable，比特可变成本)闪存的存储器。

发明内容

本发明的实施方式提供一种高品质半导体存储装置。

实施方式的半导体存储装置包括：具备多个存储单元晶体管的存储单元阵列，连接于多个所述存储单元晶体管的栅极电极的多条字线，对所述存储单元晶体管进行数据的写入的控制电路，以及存储连接于所述存储单元晶体管的每条字线的编程条件数据的寄存器，所述控制电路在接收第一指令前接收第二指令的情况下，使用存储在所述寄存器的所述编程条件数据，决定编程电压，基于所述第一指令，对特定所述字线施加编程电压。

附图说明

图1是表示第一实施方式的存储器系统的框图。

图2是表示第一实施方式的存储单元阵列的框图。

图3是表示第一实施方式的区块BLK0的电路图的一部分。

图4是表示第一实施方式的NAND串的剖面图。

图5(a)是表示第一实施方式的存储单元晶体管MT的阈值分布的初始状态。图5(b)是表示下位比特写入完成后的第一实施方式的存储单元晶体管MT的阈值分布。图5(c)是表示第一编程的上位比特写入、或者第二编程完成后的第一实施方式的存储单元晶体管MT的阈值分布。

图6是表示第一实施方式的页面的一例的图。

图7是表示第一实施方式的半导体存储装置的编程动作的流程图。

图8是表示第一实施方式的指令顺序的一例的图。

图9是表示第一实施方式的指令顺序的一例的图。

图10是表示第一实施方式的半导体存储装置的编程动作的流程图。

图11是表示第一实施方式的撷取动作时的图。

图12是表示第一实施方式的半导体存储装置的编程动作的流程图。

图13是表示第一实施方式的上位页面编程动作时的图。

图14(a)～(d)是表示决定第一实施方式的上位页面编程用的初始编程电压的方法的图。

图15(a)～(d)是表示决定第一实施方式的上位页面编程用的初始编程电压的方法的图。