[发明专利]基于突发错误检测的前向纠错译码译码器

权利要求书

1.一种基于突发错误检测的前向纠错译码译码器，其特征是，包括：校验子计算SC模块、关键方程求解KES模块、钱搜索与错误估值CSEE模块，SC模块计算出的校验子输出到KES模块，KES模块计算得到的错误位置多项式Λ(X)和错误估多项式Ω(X)输出给钱搜索与错误估值CSEE模块，CSEE模块计算出所有的错位位置和错误值；其中，SC模块采用如下校验子计算公式计算校验子：

s_i＝(…(r_n-1α^i(q-1)+r_n-2α^i(q-2)+…+r_n-q+1αⁱ+r_n-q)α^iq+…+r_q)α^iq+r_q-1α^i(q-1)+r_q-2α^i(q-2)+…+r₁αⁱ+r₀， (2)

其中，αⁱ表示码元生成多项式的根，i＝1,2,3…2t；t为校验子S_i个数，0≤i≤2t-1，n为处理码元分组长度，r₀、r₁…r_n-1代表接收到的码字多项式系数；q为并行度因子。

2.如权利要求1所述的基于突发错误检测的前向纠错译码译码器，其特征是，校验子计算SC模块中，计算全部2t个校验子总共需要2t(q+1)个常数乘法器，2t个加法器和2t个寄存器，寄存器的初始值设置为0，在第一个时钟中期，0与α^iq相乘之后仍然为0，与左边各项相加后得到的值为r_q-1α^i(q-1)+…+r₁αⁱ+r₀，将该值存到寄存器中；在第二个时钟周期，各项乘积相加后得到的值(r_q-1α^i(q-1)+…+r₁αⁱ+r₀)α^iq+r_2q-1α^i(q-1)+…+r_q+1αⁱ+r_q)，再次将新的乘积之和存到寄存器中；以此类推，按照从高位到低位的顺序依次输入每路码元，每次迭代占据一个时钟周期，在一个时钟周期内并行处理q个码元，在经过n/q个周期以后，寄存器中的结果就是所求的最终校验子值，此时SC模块的关键路径是3Txor，Txor为一个异或门的延迟，计算出的校验子被送入KES模块。