[发明专利]PWM死区时间控制系统

权利要求书

1.一种PWM死区时间控制系统，其特征在于：包括可控充放电电流生成模块、死区时间产生模块以及逻辑电路模块；所述的可控充放电电流生成模块的输出端用于生成与电源电压相关的多组充放电电流源并输出给死区时间产生模块；死区时间产生模块的输入端接收原始PWM信号，并根据多组充放电电流源给其内部电容充放电从而输出带有延迟时间的延迟信号至逻辑电路模块；逻辑电路模块对原始PWM信号和延迟信号进行逻辑运算后输出至全桥或半桥栅极驱动芯片；

所述的死区时间产生模块包括由4N个延迟单元串联而成；可控充放电电流生成模块包括4N个电流生成单元，每个电流生成单元生成充电电流和放电电流并输出至每个延迟单元；

所述的延迟单元包括PMOS管MP3、MP4、MP5以及NMOS管MN2、MN3、MN4以及电容C；PMOS管MP3的栅极和NMOS管MN2的栅极相连并作为延迟单元的输入端，PMOS管MP3的漏极、NMOS管MN2的漏极、PMOS管MP4的栅极以及NMOS管MN3的栅极相连通，PMOS管MP4的漏极、NMOS管MN3的漏极、PMOS管MP5的栅极、NMOS管MN4的栅极以及电容C的一端相连通，PMOS管MP5的漏极和NMOS管MN4的漏极相连并作为延迟单元的输出端，PMOS管MP3、MP5的源极接电源，NMOS管MN2、MN4的源极以及电容C的另一端接地，电流生成单元生成充电电流和放电电流分别连接PMOS管MP4的源极和NMOS管MN3的源极；第一个延迟单元的输入端接收原始PWM信号，其他延迟单元的输入端与前一个延迟单元的输出端相连，第2N个延迟单元和第4N个延迟单元的输出端分别输出延迟信号PWM_half_DLY和PWM_DLY至逻辑电路模块。

2.如权利要求1所述的PWM死区时间控制系统，其特征在于：所述的电流生成单元包括电阻R1、R2、R3以及运算放大器以及PMOS管MP1、MP2、MP6以及NMOS管MN1、MN5、MN6；电阻R1和R2串联在电源和地之间构成分压电路，电阻R1和R2之间引出一条支路与运算放大器的正相输入端相连，运算放大器的输出端与NMOS管MN1的栅极相连，NMOS管MN1的源极、电阻R3的一端以及运算放大器的反相输入端相连通，电阻R3的另一端接地，NMOS管MN1的漏级、PMOS管MP1的漏级和栅极、PMOS管MP2和MP6的栅极相连通，PMOS管MP1和MP2的源极接电源，PMOS管MP2的漏级、NMOS管MN5的漏级和栅极、NMOS管MN6的栅极相连通，NMOS管MN5的源极接地，PMOS管MP6的源极接电源、漏级与PMOS管MP4的源极相连，NMOS管MN6的源极接地、漏级与NMOS管MN3的源极相连。

3.如权利要求2所述的PWM死区时间控制系统，其特征在于：所述电流生成单元中的PMOS管MP1、MP2、MP6单根管子尺寸相同且个数比为1:1:m，NMOS管MN5、MN6单根管子尺寸相同且个数比为1:m；可控充放电电流生成模块接收2位的DeadZn[1:0]控制信号用于控制m的值。

4.如权利要求1所述的PWM死区时间控制系统，其特征在于：所述的逻辑电路模块按如下步骤进行逻辑处理：

（S1）对原始PWM信号PWM_IN和死区时间产生模块输出的PWM_DLY进行“同或”逻辑处理得到PWM死区信号PWM_DEADTIME；

（S2）将死区时间产生模块输出的PWM_half_DLYPWM和死区信号PWM_DEADTIME进行“与”逻辑处理得到PWM_A；

（S3）将死区时间产生模块输出的PWM_half_DLYPWM进行“取反”逻辑处理后再和死区信号PWM_DEADTIME进行“与”逻辑处理得到PWM_B。

5.如权利要求4所述的PWM死区时间控制系统，其特征在于：若栅极驱动芯片为半桥栅极驱动芯片，则将逻辑电路模块输出的互补的PWM控制信号PWM_A、PWM_B作为半桥栅极驱动芯片的输入控制信号；若栅极驱动芯片为全桥栅极驱动芯片，则将逻辑电路模块输出的互补的PWM控制信号PWM_A、PWM_B作为全桥栅极驱动芯片的输入控制信号，并将逻辑电路模块输出的PWM死区信号PWM_DEADTIME作为全桥栅极驱动芯片的使能信号。