[发明专利]包括功能层的半导体器件及其制造方法

说明书

一种半导体器件，包括：基板；有源区，设置在基板上并沿第一方向延伸；与有源区相邻的器件隔离层；设置在有源区中的栅极结构，该栅极结构沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分；栅极分离图案，接触栅极结构的端部；以及杂质区，设置在栅极分离图案下方并在器件隔离层上。

技术领域

本公开的示例实施方式涉及半导体器件，更具体地，涉及包括功能层的半导体器件及其制造方法。

背景技术

对高度集成、高性能、高速、多功能的半导体器件的需求已经增加。高度集成的半导体器件可以包括具有最小宽度或其间具有最小间隔的图案。为了克服短沟道效应，已经提出了具有三维沟道的鳍型场效应晶体管(FinFET)或栅极全包围(GAA)晶体管。

发明内容

根据本发明构思的示例实施方式，半导体器件可以包括基板、设置在基板上并沿第一方向延伸的有源区。器件隔离层可以与有源区相邻设置。栅极结构可以设置在有源区上。栅极结构可以沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分。栅极分离图案可以接触栅极结构的端部。杂质区可以设置在栅极分离图案下方并在器件隔离层中。

根据本发明构思的示例实施方式，半导体器件可以包括基板和设置在基板上的多个有源区。器件隔离层可以与多个有源区相邻设置。多个栅极结构可以至少部分地交叠多个有源区并且接触器件隔离层。栅极分离图案可以设置在多个栅极结构中相邻的栅极结构之间并在器件隔离层上。低蚀刻速率区可以设置在栅极分离图案和器件隔离层之间，其中低蚀刻速率区具有比器件隔离层低的蚀刻速率。

根据本发明构思的示例实施方式，制造半导体器件的方法可以包括：在基板上形成鳍结构，该鳍结构包括交替堆叠的多个牺牲层和多个沟道层；形成至少部分地围绕鳍结构的下部的器件隔离层；在鳍结构上形成虚设栅极结构并延伸到器件隔离层上；在虚设栅极结构的相对侧形成源极/漏极；在虚设栅极结构中形成开口；通过该开口将杂质注入器件隔离层以形成杂质区。杂质区具有比器件隔离层低的蚀刻速率。

附图说明

图1是示出根据本公开示例实施方式的半导体器件的布局图；

图2是沿图1的线I-I'和II-II'截取的剖视图，示出了根据本公开示例实施方式的半导体器件；

图3和图4是示出根据本公开示例实施方式的半导体器件的一部分的剖视图，并且是图2的部分“A”的放大视图；

图5至图12是示出根据本公开示例实施方式的制造半导体器件的方法的剖视图，并且对应于沿图1的线I-I'和II-II'截取的剖视图；

图13是示出根据本公开示例实施方式的半导体器件的布局图；

图14是沿图13的线III-III'和IV-IV'截取的剖视图，示出了根据示例实施方式的半导体器件；以及

图15至图20是根据本公开示例实施方式的制造半导体器件的方法的剖视图，并且对应于沿图13的线III-III'和IV-IV'截取的剖视图。

具体实施方式

现在将参考附图更全面地描述本公开的示例实施方式。然而，本发明构思可以以许多替代形式实施，并且不应该被解释为仅限于这里阐述的本公开的示例实施方式。

图1是示出根据本公开示例实施方式的半导体器件的布局图。图2是沿图1的线I-I'和II-II'截取的剖视图，示出了根据本公开示例实施方式的半导体器件。

参照图1，根据本公开的示例实施方式的半导体器件可以包括提供在基板11(如图2所示)上的逻辑标准单元SCL。逻辑标准单元SCL每个可以包括第一器件区R1、第二器件区R2、在第一器件区R1和第二器件区R2之间的分离区SR、与第一器件区R1相邻的第一电源轨区PR1、以及与第二器件区R2相邻的第二电源轨区PR2。