[发明专利]一种低开销的跨层次双模冗余灵敏放大器型触发器

权利要求书

1.一种低开销的跨层次双模冗余灵敏放大器型触发器，其特征在于：包括第一主锁存器(001)、第二主锁存器(002)以及从锁存器(003)；第一主锁存器(001)和第二主锁存器(002)的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器(003)由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转；

输入信号D和输入信号DB同时传播至第一主锁存器(001)和第二主锁存器(002)，第一主锁存器(001)的输出信号和第二主锁存器(002)的输出信号均传播至从锁存器(003)的输入端，从锁存器(003)的输出信号Q和QB即为该跨层次双模冗余灵敏放大器型触发器的输出信号；

所述的第一主锁存器(001)包括第一PMOS管(101)、第二PMOS管(102)、第三PMOS管(103)、第四PMOS管(104)、第一NMOS管(105)、第二NMOS管(106)、第三NMOS管(107)、第四NMOS管(108)、第五NMOS管(109)和第六NMOS管(110)共十个晶体管；

第一主锁存器(001)的输出端为节点SB1和RB1，第三NMOS管(107)和第四NMOS管(108)的栅极作为第一主锁存器(001)的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第一PMOS管(101)的漏极与节点SB1相连接，第一PMOS管(101)的栅极连接时钟信号CLK，第一PMOS管(101)的源极与电源电压VDD相连接；第二PMOS管(102)的漏极与节点SB1相连接，第二PMOS管(102)的栅极与节点RB1相连接，第二PMOS管(102)的源极与电源电压VDD相连接；第三PMOS管(103)的漏极与节点RB1相连接，第三PMOS管(103)的栅极与节点SB1相连接，第三PMOS管(103)的源极与电源电压VDD相连接；第四PMOS管(104)的漏极与节点RB1相连接，第四PMOS管(104)的栅极连接时钟信号CLK，第四PMOS管(104)的源极与电源电压VDD相连接；第一NMOS管(105)的漏极与节点SB1相连接，第一NMOS管(105)的栅极与节点RB1相连接，第一NMOS管(105)的源极与节点A1相连接；第二NMOS管(106)的漏极与节点RB1相连接，第二NMOS管(106)的栅极与节点SB1相连接，第二NMOS管(106)的源极与节点B1相连接；第三NMOS管(107)的漏极与节点A1相连接，第三NMOS管(107)的栅极连接输入信号D，第三NMOS管(107)的源极与节点C1相连接；第四NMOS管(108)的漏极与节点B1相连接，第四NMOS管(108)的栅极连接输入信号DB，第四NMOS管(108)的源极与节点C1相连接；第五NMOS管(109)的漏极与节点C1相连接，第五NMOS管(109)的栅极连接时钟信号CLK，第五NMOS管(109)的源极与地GND相连接；第六NMOS管(110)的漏极与节点A1相连接，第六NMOS管(110)的栅极与电源电压VDD相连接，第六NMOS管(110)的源极与节点B1相连接；

第二主锁存器(002)包括第五PMOS管(201)、第六PMOS管(202)、第七PMOS管(203)、第八PMOS管(204)、第七NMOS管(205)、第八NMOS管(206)、第九NMOS管(207)、第十NMOS管(208)、第十一NMOS管(209)和第十二NMOS管(210)共十个晶体管；

第二主锁存器(002)的输出为节点SB2和RB2，第九NMOS管(207)和第十NMOS管(208)的栅极作为第二主锁存器(002)的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第五PMOS管(201)的漏极与节点SB2相连接，第五PMOS管(201)的栅极连接时钟信号CLK，第五PMOS管(201)的源极与电源电压VDD相连接；第六PMOS管(202)的漏极与节点SB2相连接，第六PMOS管(202)的栅极与节点RB2相连接，第六PMOS管(202)的源极与电源电压VDD相连接；第七PMOS管(203)的漏极与节点RB2相连接，第七PMOS管(203)的栅极与节点SB2相连接，第七PMOS管(203)的源极与电源电压VDD相连接；第八PMOS管(204)的漏极与节点RB2相连接，第八PMOS管(204)的栅极连接时钟信号CLK，第八PMOS管(204)的源极与电源电压VDD相连接；第七NMOS管(205)的漏极与节点SB2相连接，第七NMOS管(205)的栅极与节点RB2相连接，第七NMOS管(205)的源极与节点A2相连接；第八NMOS管(206)的漏极与节点RB2相连接，第八NMOS管(206)的栅极与节点SB2相连接，第八NMOS管(206)的源极与节点B2相连接；第九NMOS管(207)的漏极与节点A2相连接，第九NMOS管(207)的栅极连接输入信号D，第九NMOS管(207)的源极与节点C2相连接；第十NMOS管(208)的漏极与节点B2相连接，第十NMOS管(208)的栅极连接输入信号DB，第十NMOS管(208)的源极与节点C2相连接；第十一NMOS管(209)的漏极与节点C2相连接，第十一NMOS管(209)的栅极连接时钟信号CLK，第十一NMOS管(209)的源极与地GND相连接；第十二NMOS管(210)的漏极与节点A2相连接，第十二NMOS管(210)的栅极与电源电压VDD相连接，第十二NMOS管(210)的源极与节点B2相连接；

从锁存器(003)包括第九PMOS管(301)、第十PMOS管(302)、第十一PMOS管(303)、第十二PMOS管(304)、第十三PMOS管(305)、第十四PMOS管(306)、第十三NMOS管(307)、第十四NMOS管(308)、第十五NMOS管(309)、第十六NMOS管(310)、第十七NMOS管(311)和第十八NMOS管(312)共十二个晶体管；

从锁存器(003)的输出节点Q和QB作为该低开销的跨层次双模冗余灵敏放大器型触发器的输出，第九PMOS管(301)和第十五NMOS管(309)作为从锁存器(003)的信号输入端接收第一主锁存器(001)输出信号SB1，第十二PMOS管(304)和第十六NMOS管(310)作为从锁存器(003)的信号输入端接收第一主锁存器(001)输出信号RB1，第十三PMOS管(305)和第十七NMOS管(311)作为从锁存器(003)的信号输入端接收第二主锁存器(002)输出信号SB2，第十四PMOS管(306)和第十八NMOS管(312)作为从锁存器(003)的信号输入端接收第二主锁存器(002)输出信号RB2；第九PMOS管(301)的漏极与节点M1相连接，第九PMOS管(301)的栅极与第一主锁存器(001)输出节点SB1相连接，第九PMOS管(301)的源极与电源电压VDD相连接；第十PMOS管(302)的漏极与输出节点Q相连接，第十PMOS管(302)的栅极与输出节点QB相连接，第十PMOS管(302)的源极与电源电压VDD相连接；第十一PMOS管(303)的漏极与输出节点QB相连接，第十一PMOS管(303)的栅极与输出节点Q相连接，第十一PMOS管(303)的源极与电源电压VDD相连接；第十二PMOS管(304)的漏极与节点M4相连接，第十二PMOS管(304)的栅极与第一主锁存器(001)输出节点RB1相连接，第十二PMOS管(304)的源极与电源电压VDD相连接；第十三PMOS管(305)的漏极与输出节点Q相连接，第十三PMOS管(305)的栅极与第二主锁存器(002)输出节点SB2相连接，第十三PMOS管(305)的源极与节点M1相连接；第十四PMOS管(306)的漏极与节点QB相连接，第十四PMOS管(306)的栅极与第二主锁存器(002)输出节点RB2相连接，第十四PMOS管(306)的源极与节点M4相连接；第十三NMOS管(307)的漏极与输出节点Q相连接，第十三NMOS管(307)的栅极与输出节点QB相连接，第十三NMOS管(307)的源极与节点M2相连接；第十四NMOS管(308)的漏极与输出节点QB相连接，第十四NMOS管(308)的栅极与输出节点Q相连接，第十四NMOS管(308)的源极与节点M5相连接；第十五NMOS管(309)的漏极与节点M2相连接，第十五NMOS管(309)的栅极与第一主锁存器(001)输出节点SB1相连接，第十五NMOS管(309)的源极与节点M3相连接；第十六NMOS管(310)的漏极与节点M5相连接，第十六NMOS管(310)的栅极与第一主锁存器(001)输出节点RB1相连接，第十六NMOS管(310)的源极与节点M6相连接；第十七NMOS管(311)的漏极与节点M3相连接，第十七NMOS管(311)的栅极与第二主锁存器(002)输出节点SB2相连接，第十七NMOS管(311)的源极与地GND相连接；第十八NMOS管(312)的漏极与节点M6相连接，第十八NMOS管(312)的栅极与第二主锁存器(002)输出节点RB2相连接，第十八NMOS管(312)的源极与地GND相连接。