[发明专利]一种滤波电路和滤波方法在审
申请号: | 201911006208.3 | 申请日: | 2019-10-22 |
公开(公告)号: | CN112702042A | 公开(公告)日: | 2021-04-23 |
发明(设计)人: | 张亮;马颖江;易冬柏;王静 | 申请(专利权)人: | 珠海零边界集成电路有限公司;珠海格力电器股份有限公司 |
主分类号: | H03H17/00 | 分类号: | H03H17/00;H03H17/02 |
代理公司: | 北京同达信恒知识产权代理有限公司 11291 | 代理人: | 黄丽 |
地址: | 519015 广东省珠海*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 滤波 电路 方法 | ||
1.一种滤波电路,其特征在于,包括:边沿检测模块、复位置位模块和边沿延迟模块,所述边沿检测模块的输出端与所述复位置位模块的输入端连接,所述复位置位模块的输出端与所述边沿延迟模块的输入端连接;
其中,所述边沿检测模块用于接收来自外部的输入信号,并根据输入信号和输出信号的相位差输出第一信号与第二信号,所述输出信号是所述输入信号经过所述滤波电路得到的;
所述复位置位模块用于根据所述第一信号与所述第二信号生成第三信号;
所述边沿延迟模块用于根据所述第三信号以及所述输入信号生成第四信号,所述第四信号是所述输入信号经过预设时长延时得到的,用于对所述输入信号进行滤波。
2.如权利要求1所述的电路,其特征在于,所述边沿延迟模块包括正边沿延迟模块与负边沿延迟模块,其中:
当所述第三信号为低电平且所述输入信号为高电平,所述边沿延迟模块通过所述正边沿延迟模块生成所述第四信号;
当所述第三信号为低电平且所述输入信号为低电平,所述边沿延迟模块通过所述负边沿延迟模块生成所述第四信号。
3.如权利要求2所述的电路,其特征在于,所述正边沿延迟模块与所述负边沿延迟模块包括电容,所述电容的取值根据所述预设时长确定,所述预设时长大于信号毛刺的脉冲宽度。
4.如权利要求3所述的电路,其特征在于,
所述第一信号的电平由低跳变为高,所述第二信号的电平为低电平,所述第三信号的电平为低电平;或者
所述第二信号的电平由高跳变为低,所述第一信号的电平为高电平,所述第三信号的电平为低电平。
5.如权利要求1-4任一所述的电路,其特征在于,所述电路还包括通道选择模块,所述通道选择模块的输入端与所述复位置位模块的输出端连接,所述通道选择模块的输出端与所述边沿检测模块的输入端连接;
所述通道选择模块用于根据所述第三信号从所述复位置位模块和所述边沿延迟模块中选择所述复位置位模块或所述边沿延迟模块输出输出信号。
6.如权利要求5所述的电路,其特征在于,所述通道选择模块包括第一非门与传输门,所述第一非门的输入端用于接收所述第三信号,所述第一非门的输出端与所述传输门的第一输入端连接,所述传输门的第二输入端用于接收所述第三信号,所述传输门的第三输入端与所述延迟单元的输出端连接,所述传输门的输出端与所述复位置位模块连接,其中,所述第三信号为高电平,所述传输门处于关闭状态,所述第三信号为低电平,所述传输门处于开启状态。
7.如权利要求3所述的电路,其特征在于,所述边沿检测模块包括与非门和第一或非门,所述与非门的第一输入端和所述第一或非门的第一输入端连接,并接收所述输出信号,所述与非门的第二输入端和所述第一或非门的第二输入端用于接收所述输入信号,所述与非门的输出端用于输出所述第一信号,所述第一或非门的输出端用于输出所述第二信号。
8.一种滤波方法,其特征在于,所述方法应用于如权利要求1-7任一所述的滤波电路,所述方法包括:
所述边沿检测模块根据接收的输入信号以及输出信号的相位差生成并输出第一信号和第二信号,所述输出信号是所述输入信号经过所述滤波电路得到的;
所述复位置位模块根据所述第一信号与所述第二信号生成第三信号;
所述边沿延迟模块根据所述第三信号以及所述输入信号生成第四信号,所述第四信号是所述输入信号经过预设时长延时得到的,用于对所述输入信号进行滤波。
9.如权利要求8所述的方法,其特征在于:所述边沿延迟模块包括正边沿延迟模块与负边沿延迟模块,所述边沿延迟模块根据所述第三信号以及所述输入信号生成第四信号,包括:
所述边沿延迟模块确定所述第三信号为低电平且所述输入信号为高电平,则启动所述正边沿延迟模块生成所述第四信号;
所述边沿延迟模块确定所述第三信号为低电平且所述输入信号为低电平,则启动所述负边沿延迟模块生成所述第四信号。
10.如权利要求9所述的方法,其特征在于,所述电路还包括通道选择模块,所述通道选择模块的输入端与所述复位置位模块的输出端连接,所述通道选择模块的输出端与所述边沿检测模块的输入端连接,所述方法还包括:
所述通道选择模块根据所述第三信号从所述复位置位模块和所述边沿延迟模块中选择所述复位置位模块或所述边沿延迟模块输出输出信号。
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