[发明专利]DDR SDRAM物理层接口电路与DDR SDRAM控制装置

权利要求书

1.一种双倍数据率同步动态随机存取内存物理层接口电路，耦接于一内存控制器与一储存电路之间，该双倍数据率同步动态随机存取内存物理层接口电路包含：

一多相位时脉产生器，用来产生多个时脉，该多个时脉包含一储存电路参考时脉、一第一时脉、一第二时脉以及一第三时脉，其中该第二时脉的相位不同于该第三时脉的相位；

一除频电路，用来依据该第一时脉产生一物理层时脉；

一时脉输出路径，耦接该多相位时脉产生器，用来输出该储存电路参考时脉给该储存电路；

一第一输出电路，用来依据该内存控制器之一第一输入信号、该第一时脉与该物理层时脉输出一第一输出信号给该储存电路；

一第二输出电路，用来依据该内存控制器之一第二输入信号、该第二时脉与该物理层时脉输出一第二输出信号给该储存电路；以及

一第三输出电路，用来依据该内存控制器之一第三输入信号、该第三时脉与该物理层时脉输出一第三输出信号给该储存电路。

2.根据权利要求1所述的双倍数据率同步动态随机存取内存物理层接口电路，其中，

该除频电路包含：

一除频器，用来依据该第一时脉产生该物理层时脉；以及

一物理层时脉闸控电路，用来依据该内存控制器之一物理层时脉致能信号输出或暂停输出该物理层时脉给该第一输出电路、该第二输出电路与该第三输出电路；

该第一输出电路包含：

一第一时脉闸控电路，用来依据该内存控制器之一第一闸控信号输出或暂停输出该第一时脉给一第一先进先出缓冲器；以及

该第一先进先出缓冲器，用来依据该第一输入信号、该第一时脉与该物理层时脉输出该第一输出信号给该储存电路；

该第二输出电路包含：

一第二时脉闸控电路，用来依据该内存控制器之一第二闸控信号输出或暂停输出该第二时脉给一第二先进先出缓冲器；以及

该第二先进先出缓冲器，用来依据该第二输入信号、该第二时脉与该物理层时脉输出该第二输出信号给该储存电路；以及

该第三输出电路包含：

一第三时脉闸控电路，用来依据该内存控制器之一第三闸控信号输出或暂停输出该第三时脉给一第三先进先出缓冲器；以及

该第三先进先出缓冲器，用来依据该第三输入信号、该第三时脉与该物理层时脉输出该第三输出信号给该储存电路。

3.根据权利要求2所述的双倍数据率同步动态随机存取内存物理层接口电路，其中，

该物理层时脉闸控电路包含：

一物理层时脉闸控组件，用来接收该物理层时脉致能信号与该物理层时脉，并依据该物理层时脉致能信号输出或暂停输出该物理层时脉给该第一输出电路、该第二输出电路与该第三输出电路；

该第一时脉闸控电路包含：

一第一时脉先进先出缓冲器，用来依据该第一闸控信号、该物理层时脉与该第一时脉输出一第一时脉致能信号；以及

一第一时脉闸控组件，用来接收该第一时脉致能信号与该第一时脉，并依据该第一时脉致能信号输出或暂停输出该第一时脉给该第一先进先出缓冲器；

该第二时脉闸控电路包含：

一第二时脉先进先出缓冲器，用来依据该第二闸控信号、该物理层时脉与该第二时脉输出一第二时脉致能信号；以及

一第二时脉闸控组件，用来接收该第二时脉致能信号与该第二时脉，并依据该第二时脉致能信号输出或暂停输出该第二时脉给该第二先进先出缓冲器；

该第三时脉闸控电路包含：

一第三时脉先进先出缓冲器，用来依据该第三闸控信号、该物理层时脉与该第三时脉输出一第三时脉致能信号；以及

一第三时脉闸控组件，用来接收该第三时脉致能信号与该第三时脉，并依据该第三时脉致能信号输出或暂停输出该第三时脉给该第三先进先出缓冲器。