[发明专利]一种基于SRIO的多节点时间同步控制系统及其同步控制方法

权利要求书

1.一种基于SRIO的多节点时间同步控制系统，应用于FPGA系统，其特征在于，包括：主节点以及若干个从节点，所有所述从节点划分为若干个中间层节点以及若干个底层节点的树形分层控制架构，所述主节点以及所有所述从节点中均包括：主用SRIO接口模块(101)、同步控制模块(102)、发送调度模块(103)、接收调度模块(104)、发送RAM模块(105)、接收RAM模块(106)以及转发SRIO接口模块(107)；所述从节点中的所述发送RAM模块(105)、所述接收RAM模块(106)以及所述转发SRIO接口模块(107)的数量相同且等于所述从节点的个数；

所述同步控制模块(102)与所述主用SRIO接口模块(101)、所述发送调度模块(103)以及所述接收调度模块(104)连接；所述主节点中的同步控制模块(102)用于产生全局时钟同步信号，并生成相应的事务触发点；所述从节点中的同步控制模块(102)用于执行或者恢复时钟同步信号，并生成相应的事务触发点；

所述主用SRIO接口模块(101)与所述同步控制模块(102)、所述发送RAM模块(105)以及所述接收RAM模块(106)连接，用于解析FPGA系统中GT模块接收的数据，并将数据缓存至所述发送RAM模块(105)中；以及从所述接收RAM模块(106)中取出数据并发送至GT模块；

所述发送调度模块(103)与所述同步控制模块(102)以及所述发送RAM模块(105)连接，用于根据所述同步控制模块(102)发出的事务触发点，周期性的产生所述发送RAM模块(105)激励，使数据传输至所述转发SRIO接口模块(107)中；

所述接收调度模块(104)与所述同步控制模块(102)以及所述接收RAM模块(106)连接，用于根据所述同步控制模块(102)发出的事务触发点，周期性的产生所述接收RAM模块(106)激励，使数据传输至所述主用SRIO接口模块(101)；

所述发送RAM模块(105)与所述主用SRIO接口模块(101)、所述发送调度模块(103)以及所述转发SRIO接口模块(107)连接；

所述接收RAM模块(106)与所述主用SRIO接口模块(101)、所述接收调度模块(104)以及所述转发SRIO接口模块(107)连接；

所述转发SRIO接口模块(107)与所述发送RAM模块(105)以及所述接收RAM模块(106)连接，用于从所述发送RAM模块(105)中取出数据并发送至GT模块以及解析GT模块接收的数据并将数据缓存至所述接收RAM模块(106)中。

2.根据权利要求1所述的一种基于SRIO的多节点时间同步控制系统，其特征在于，所述主用SRIO接口模块(101)以及所述转发SRIO接口模块(107)中均包括两个端口，一个端口为FPGA对外接口，用于完成SRIO协议封装；另一个端口为FPGA对内接口，使用AXI总线接口。

3.根据权利要求1所述的一种基于SRIO的多节点时间同步控制系统，其特征在于，所述同步控制模块(102)产生的事务触发点包括：任务周期开始触发、SWRITE事务触发、TxRAM读取触发、RxRAM读取触发、算法开始触发以及故障反馈触发。

4.一种基于权利要求1至3任一所述的基于SRIO的多节点时间同步控制系统的同步控制方法，其特征在于，包括：

当外部存在有高精度的参考时基时，所述主节点中的同步控制模块通过外部参考时基产生全局时钟同步信号，并生成相应的事务触发点；当外部不存在高精度的参考时基或者参考时基故障时，所述主节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号，并生成相应的事务触发点；

所述从节点根据所述主节点发送的时钟同步信号执行操作，当所述主节点发送的时钟同步信号发生故障时，所述从节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号。

5.根据权利要求4所述的同步控制方法，其特征在于，所述主节点中的同步控制模块利用外部参考时基产生全局时钟同步信号，进一步包括：

接收外部参考时基以间隔周期T发送的同步包，从同步包中恢复出同步信号，根据所述同步信号产生周期为T/m的细同步信号，将所述细同步信号发送至所述从节点中，其中m为预设的可以整除T的整数。