[发明专利]功率MOS器件及其制造方法

说明书

本发明涉及一种功率MOS器件及其制造方法。所述功率MOS器件包括半导体衬底，半导体衬底的第一表面具有外延层，所述外延层中包括漂移区以及位于所述漂移区上的阱区和源区，半导体衬底的第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。通过设置导电插塞，不需要将半导体衬底过于减薄即可达到降低导通电阻的效果，有助于在降低功率MOS器件的导通电阻的同时提高器件可靠性。

技术领域

本发明涉及半导体技术领域，尤其涉及一种功率MOS器件及其制造方法。

背景技术

功率MOS器件与普通MOS器件相比，增加了低掺杂的漂移区，让电压的一部分降落在漂移区上，可以提高器件抵抗沟道传统击穿、栅氧化层击穿、结击穿的能力，因而具有更佳的耐高压性能，在中高压以及高压领域应用广泛。

理想的功率MOS器件应具有较低的导通电阻和较高的击穿电压，其中导通电阻不仅与漂移区有关，还与半导体衬底的电阻有关，现有功率MOS器件在制作时，将半导体衬底减薄以降低电阻，并以减薄后的半导体衬底作为器件的漏区，在漏区的背面形成背面金属层作为漏极。但是，半导体衬底的减薄幅度过大会影响器件的可靠性，通常需至少保留六十微米以上的衬底厚度，这使得半导体衬底的电阻在导通电阻的构成中仍然占据较大比例，并使得功率MOS器件的导通电阻仍然较大，而阻碍了器件性能的提高。

发明内容

为了降低功率MOS器件的导通电阻以提高器件的性能，本发明提供了一种功率MOS器件及其制造方法。

根据本发明的一方面，提供一种功率MOS器件，所述功率MOS器件包括半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面具有外延层，所述外延层包括漂移区以及位于所述漂移区上的阱区和源区，所述第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。

可选的，所述漏极金属层与所述导电插塞电接触。

可选的，所述导电插塞沿厚度方向贯穿所述半导体或不贯穿所述半导体衬底。

可选的，所述半导体衬底为掺杂或者非掺杂的硅衬底。

可选的，所述半导体衬底中设置有至少两个所述导电插塞。

可选的，所述导电插塞的材料包括单质金属、合金、导电氧化物、金属硅化物、金属氮化物中的至少一种。

可选的，所述功率MOS器件为沟槽MOS器件，所述沟槽MOS器件具有位于所述外延层中的沟槽以及位于所述沟槽内的栅极结构。

可选的，位于所述沟槽内的栅极结构包括：位于所述沟槽内底部的屏蔽电极和位于所述屏蔽电极上方的栅极，所述屏蔽电极和所述外延层之间设置有底部氧化层，所述屏蔽电极和所述栅极之间设置有极间氧化层，所述栅极和所述外延层之间设置有栅极氧化层，所述栅极的深度大于所述阱区的深度。

可选的，所述沟槽MOS器件为N型器件，所述外延层具有N型轻掺杂，所述阱区为P阱，所述源区具有N型重掺杂。

根据本发明的另一方面，提供一种上述功率MOS器件的制造方法，所述制造方法包括以下步骤：

提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面为设置所述外延层的一侧；

在所述半导体衬底的第二表面打孔，并在所形成的孔中填充导电材料，以形成导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率；以及，

在所述第二表面形成漏极金属层。

可选的，所述漏极金属层从所述第二表面一侧覆盖所述导电插塞。

可选的，在所述半导体衬底的第二表面打孔之前，还包括：