[发明专利]基于指令集的数字信号控制系统、FPGA模块及方法

说明书

本发明实施例公开了一种基于指令集的数字信号控制系统、FPGA模块及方法。该系统包括数字输入输出电路DIO控制模块和先入先出FIFO模块；DIO控制模块包括至少两个DIO通道接口，DIO通道接口分别与对应的DIO通道相连，DIO控制模块的输出端和FIFO模块的输入端相连；DIO控制模块，用于通过DIO通道接口接收DIO通道的控制指令后，解析接收的控制指令，生成数字信号，并将数字信号组合成一个整体信号传输至FIFO模块；FIFO模块，用于对整体信号进行跨时钟域处理，并输出处理后的整体信号。该系统可以实现用指令控制数字信号输出，可以简单增加或减少数字信号的个数，数字信号可以同时输出，严格同步。

技术领域

本发明实施例涉及量子调控技术领域，尤其涉及一种基于指令集的数字信号控制系统、FPGA模块及方法。

背景技术

超导量子计算控制系统中，需要数字信号波形控制微波开关，或者触发其他仪器(如微波源，数采卡等)。所需数字信号波形的通道数由测量的样品复杂度决定，在比特数比较少的时候，需要的通道数也比较少，但是当比特数目很多的时候，所需数字信号波形的个数也会随之大量增加。

在基于指令集的现场可编辑逻辑门阵列(Field Programmable Gate Array,FPGA)测控系统中，每个数字信号都是根据一列独立的指令集生成。并且由于要参与反馈操作，所以指令集解析部分要在片上时钟下完成，而输出要在采样时钟下完成，会存在解析之后跨时钟域的问题。传统上采用分离式数字信号输出模块解决跨时钟域的问题，即对于一个数字信号的指令集采用单独的一个数字解析模块进行解析，之后再分别经过一个对应的先入先出(First Input First Output，FIFO)模块后输出数字信号。

分离式数字信号输出模块中，由于FIFO模块不能够保证各数字信号在什么时刻输出，且各个FIFO模块相互独立，会造成各数字信号之间不同步，或者来回跳跃，并且不利于时间延迟的调整。此外，分离式数字信号输出模块不仅会增加数字解析模块个数，还会增加FIFO模块和时钟线，浪费资源，也不利于布局布线，当数字信号的个数增加时，系统会由于数字解析模块、FIFO模块和时钟线的增多而变得非常臃肿，不利于系统的扩展。

发明内容

本发明实施例提供一种基于指令集的数字信号控制系统、FPGA模块及方法，可以实现用指令控制数字信号输出的功能，可以简单增加或减少数字信号的个数而不造成系统复杂，可以使各数字信号同时输出，保证数字信号严格同步。

第一方面，本发明实施例提供了一种基于指令集的数字信号控制系统，该系统包括：数字输入输出电路(Digital In and Out，DIO)控制模块和FIFO模块；

所述DIO控制模块，包括至少两个DIO通道接口，各所述DIO通道接口分别与对应的DIO通道相连，所述DIO控制模块的输出端和所述FIFO模块的输入端相连；

所述DIO控制模块，用于通过所述DIO通道接口接收各DIO通道的控制指令后，解析接收的各所述控制指令，生成各数字信号，并将各个所述数字信号组合成一个整体信号传输至所述FIFO模块；

所述FIFO模块，用于对所述整体信号进行跨时钟域处理，并输出处理后的所述整体信号。

可选的，所述系统还包括：DIO顶层模块；

所述DIO顶层模块的输入端与所述FIFO模块的输出端相连；所述DIO顶层模块，包括触发信号输入端，所述DIO顶层模块用于根据DIO信号与其他目标信号之间的时间差，对所述整体信号进行延时处理，根据从所述触发信号输入端接收到的触发信号，将所述整体信号输出。

可选的，所述DIO控制模块，包括指令解析单元和信号组合单元；

所述指令解析单元的输入端分别与各所述DIO通道接口相连，所述指令解析单元的输出端与所述信号组合单元的输入端相连；