[发明专利]一种基于隔膜与异质集成工艺的在片校准件及其制作方法

说明书

本发明公开了一种基于隔膜与异质集成工艺的在片校准件及其制作方法，包括玻璃载板、金属导体层、隔膜层、衬底；金属导体层设置在隔膜层上，隔膜层设置在衬底上，其中衬底与金属导体层相对应的位置处设置衬底空腔；衬底设置在玻璃载板之上；金属导体层引出金属至下方衬底未设置衬底空腔的位置；本发明提出具有超宽工作频带、低损耗特性，具有高精密性、高准确性、高重复性特点，满足当下毫米波以及更高频段的应用需求的一种基于隔膜与异质集成工艺的在片校准件及其制作方法。

技术领域

本发明涉及在片校准件制造领域，更具体的说，它涉及一种基于隔膜与异质集成工艺的在片校准件及其制作方法。

背景技术

随着微波集成电路(MMIC)的飞速发展，人们对芯片功率、效率、功耗的要求越来越高，这促使制造工艺朝着更小的制程发展。另外，5G通信需要芯片工作于更高的频段，具有更大的工作带宽，这亦使得毫米波/太赫兹芯片发展迅速。而在芯片量产过程中，都需要经历在片电性能测试的步骤。为了能够精确的表征芯片的真实性能，排除射频缆线、微波探针、接触焊盘(PAD)等外部参量影响，采用校准件对测试链路进行S参数校准显得尤为重要。

目前商用的标准校准件(ISS)多为Al₂O₃衬底材料，配合厂商提供的微波探针及校准件模型参数，可将测试链路的电参考平面从矢量网络分析仪的端面推移至微波探针针尖，从而达到校准的目的。就毫米波/太赫兹领域常用的在片S参数校准算法(SOLT、mTRL、LRRM)而言，算法精度强依赖于校准件的实际性能。因此，只有设计加工出高精度、低损耗的在片校准件，并可通过模型参数对其电性能进行完整表征，才能使得校准具有较高准确性。然而，常规工艺下制作的共面波导(CPW)校准件在频率高至微波频段时就会产生模式色散、寄生效应等不利因素，无法制造出能工作至太赫兹频段的高性能校准件。

发明内容

本发明克服了现有技术的不足，提出基于隔膜与异质集成工艺的毫米波/太赫兹在片校准件制造技术，该工艺技术下制作的在片校准件具有超宽工作频带、低损耗特性，可以在超宽频段内始终保持良好的端口匹配以及插入损耗特性，并且可通过模型对校准件进行精确表征，将具有高精密性、高准确性、高重复性特点，可用于制造出高性能在片校准件，以满足当下毫米波以及更高频段的应用需求的一种基于隔膜与异质集成工艺的在片校准件及其制作方法。

本发明的技术方案如下：

一种基于隔膜与异质集成工艺的在片校准件，包括玻璃载板、金属导体层、隔膜层、衬底；金属导体层设置在隔膜层上，隔膜层设置在衬底上，其中衬底与金属导体层相对应的位置处设置衬底空腔；衬底设置在玻璃载板之上；金属导体层引出金属至下方衬底未设置衬底空腔的位置。

一种基于隔膜与异质集成工艺的在片校准件制作方法，具体包括如下步骤：

101)晶片加工步骤：消除晶片表面缺陷，获得高度平整、光洁的表面；其中晶片作为衬底材料，采用高阻硅，在晶片下表面通过刻蚀工艺形成初步空腔；

102)氧化工艺步骤：让晶片表面的硅与氧气直接反应生成一层SiO₂层；

103)表面处理步骤：对晶片表面进行钝化处理，形成Si₃N₄层；并在其表面均匀涂覆NiCr层/TaN层；再进行临时性地涂覆光刻胶到晶片最上层，并将金属层的设计图形显示到光刻胶上；

104)金属层制作步骤：将步骤103)处理后的晶片进行湿法刻蚀，选择性去除晶片上表面的Si₃N₄层和SiO₂层，完成刻蚀开口；将导体Au溅射在NiCr层/TaN层之上形成金属导体层；

105)二次处理步骤：在晶片上表面再次进行光刻胶和湿法刻蚀处理，形成CPW传输线结构；通过剥离工艺将光刻胶从晶片中剥去；