[发明专利]3D存储器件及其制造方法

说明书

公开了一种3D存储器件及其制造方法。方法包括对半导体衬底的第一表面图案化，以形成多个凸起结构；在所述第一表面上方形成第一绝缘层和第一牺牲层，所述半导体衬底与所述第一牺牲层被所述第一绝缘层隔离；形成外延层，分别覆盖每个所述凸起结构的上表面；对所述外延层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述外延层的工艺平面；以及在所述工艺平面上形成栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。本申请中3D存储器件先形成外延层，并进行平坦化处理，获得了高度一致的外延层，避免了后形成外延层时无法保证外延层高度一致而导致的漏电等问题，提高了器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel Formation,SCF)结构形成具有存储功能的存储单元串。沟道孔底部用于与底部选择栅极(Bottom Select Gate,BSG)接触的外延层形成方式为先形成沟道孔，然后通过沟道孔选择性外延生长(Selective Epitaxial Growth，SEG)形成外延层。

由于沟道孔在叠层结构的各个区域中的分布密度不同，因此对各个区域的蚀刻速率和蚀刻过程中产生的聚合物厚度会出现差异，导致在各个区域内刻蚀形成的沟道孔的宽度和深度不一致，进而导致外延生长的外延层的高度存在差异，对后续工艺产生影响，特别是假沟道孔(dummy CH)，容易出现电流泄露等问题。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过先形成高度统一的外延层，再形成沟道孔，从而消除了外延层高度不一致导致的问题，提高了器件的良率和可靠性。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：对半导体衬底的第一表面图案化，以形成多个凸起结构；在所述第一表面上方形成第一绝缘层和第一牺牲层，所述半导体衬底与所述第一牺牲层被所述第一绝缘层隔离；形成外延层，分别覆盖每个所述凸起结构的上表面；对所述外延层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述外延层的工艺平面；以及在所述工艺平面上形成栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。

优选地，所述第一牺牲层置换形成底部选择栅极，所述外延层连接所述底部选择栅极和所述沟道柱。

优选地，所述形成凸起结构的步骤包括：在所述衬底的第一表面形成掩膜层；对所述掩膜层图案化；通过所述图案化的掩膜层对所述衬底进行蚀刻以形成凸起结构。

优选地，所述凸起结构的截面形状为近似梯形，且所述凸起结构顶部的宽度小于底部的宽度。

优选地，所述形成第一绝缘层和第一牺牲层以及形成外延层的步骤之间还包括：对所述第一绝缘层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述第一绝缘层的工艺平面。