[发明专利]用于提高SoC设计中测试覆盖率的方法及测试电路

说明书

本申请涉及一种用于提高SoC设计中测试覆盖率的方法及测试电路，其中该测试电路包括：模拟模块；多个漏型逻辑模块，多个漏型逻辑模块的输出端与模拟模块的输入端电连接；异或模块，异或模块分别与多个漏型逻辑模块的输出端电连接；DFF电路，DFF电路的输入端与异或模块的输出端电连接；多个MUX电路，多个MUX电路的B端分别与DFF电路的输出端电连接，多个MUX电路的A端分别与模拟模块的输出端电连接；多个源型逻辑模块，多个源型逻辑模块分别与多个MUX电路的输出端电连接。本发明实现了提高测试覆盖率、提高测试效率，并达到了降低芯片量产的成本，提高产品的市场竞争力的目的。

技术领域

本发明涉及集成电路设计技术领域，特别是涉及一种用于提高SoC设计中测试覆盖率的方法及测试电路。

背景技术

目前，在SoC DFT设计时，模拟电路模块通常会被当做黑盒子来处理，具体地，相关数字控制逻辑“sink”信号到了模拟模块的输入；或是模拟模块的输出信号给到后续数字逻辑，这些信号是从模拟模块来的“source”信号。

在传统技术中，这种现象产生测试覆盖率下降的两种问题：一种是sink信号的相关控制逻辑变化不能传导到输出pad而导致的测试覆盖率下降；另一种是输出到后续逻辑的source信号不定态“x”而导致的后续逻辑不可测试的逻辑量变多，导致测试覆盖率下降；如果在设定测试覆盖率目标的情况下，会导致测试向量变多，测试时长加大，提高芯片成本。

发明内容

基于此，有必要针对上述技术问题，提供一种用于提高SoC设计中测试覆盖率的方法及测试电路。

一种用于提高SoC设计中测试覆盖率的测试电路，所述测试电路包括：

模拟模块，所述模拟模块包括多个输入端和多个输出端；

多个漏型逻辑模块，所述多个漏型逻辑模块的输出端与所述模拟模块的输入端电连接；

异或模块，所述异或模块分别与所述多个漏型逻辑模块的输出端电连接用于对所述多个漏型逻辑模块的输出信号做异或处理；

DFF电路，所述DFF电路的输入端与所述异或模块的输出端电连接用于把潜在的长时序路径打断；

多个MUX电路，所述多个MUX电路的B端分别与所述DFF电路的输出端电连接，所述多个MUX电路的A端分别与所述模拟模块的输出端电连接；

多个源型逻辑模块，所述多个源型逻辑模块分别与所述多个MUX电路的输出端电连接。

在其中一个实施例中，所述多个MUX电路的S端分别输入SCEN信号，其中，所述SCEN信号只有在SCAN模式下为高电平，在其他模式下为低电平。

在其中一个实施例中，所述多个漏型逻辑模块包括第一漏型逻辑模块、第二漏型逻辑模块、第三漏型逻辑模块及第四漏型逻辑模块，并分别与所述模拟模块的in1、in2、in3及in4输入端电连接。

在其中一个实施例中，所述异或模块包括第一异或门、第二异或门以及第三异或门，所述第一异或门分别与所述第一漏型逻辑模块和第二漏型逻辑模块输出端电连接；所述第二异或门分别与所述第三漏型逻辑模块和第四漏型逻辑模块输出端电连接，所述第三异或门分别与所述第二异或门和第二异或门的输出端电连接。

在其中一个实施例中，所述第一异或门用于将第一漏型逻辑模块和第二漏型逻辑模块输出的信号做异或处理，所述第二异或门第三漏型逻辑模块和第四漏型逻辑模块输出的信号做异或处理。

在其中一个实施例中，所述第三异或门的输出端与所述DFF电路的输入端电连接。

在其中一个实施例中，所述多个MUX电路包括第一MUX电路和第二MUX电路，其中，所述第一MUX电路和第二MUX电路的A端分别与所述模拟模块的out1和out2输出端电连接。