[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上的栅叠层结构，栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，栅叠层结构分为中间区域和位于中间区域两侧的台阶区域；以及多个沟道柱，贯穿栅叠层结构，其中，台阶区域被划分为多个子台阶区域，多个子台阶区域在中间区域的两侧分别沿第一方向间隔分布，且在中间区域的两侧交错分布，每个子台阶区域至少在第一方向上形成台阶结构。该3D存储器件的子台阶区域交错分布且在第一方向形成台阶，有利于形成形状互补的存储块，提高了台阶区域的利用率，从而提高了3D存储器件的位密度。

技术领域

本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比， NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND 结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层。叠层结构通常具有中间区域(core region)、位于中间区域两侧的台阶区域(stair-step region)以及栅线缝隙，栅线缝隙将叠层结构分为多个存储块(memory block)，在各个存储块中，叠层结构中的多个导体层经由位于一侧台阶区域的字线连接至其他电路，另一侧台阶区域为无效区域，为无效区域一侧的台阶区域阻碍了位密度的提高。

因此，亟需对现有技术的3D存储器件及其制造方法进行进一步改进，以解决上述问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，子台阶区域交错分布且在第一方向形成台阶，有利于形成形状互补的存储块，提高了台阶区域的利用率。

根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，所述栅叠层结构分为中间区域和位于所述中间区域两侧的台阶区域；以及多个沟道柱，贯穿所述栅叠层结构，其中，所述台阶区域被划分为多个子台阶区域，所述多个子台阶区域在所述中间区域的两侧分别沿第一方向间隔分布，且在所述中间区域的两侧交错分布，每个所述子台阶区域至少在所述第一方向上形成台阶结构。

优选地，所述中间区域的两侧在垂直于所述第一方向的第二方向上相对，每个所述子台阶区域还在所述第二方向上形成台阶结构，其中，所述台阶结构中的各级台阶沿所述第一方向和所述第二方向之一延伸。

优选地，所述中间区域被划分为多个子中间区域，各个所述子中间区域和相应的所述子台阶区域形成存储块，其中，所述台阶结构在所述第一方向上分布于所述子中间区域的一侧或两侧。

优选地，各个所述存储块中的所述子台阶区域的延伸至与之相邻的所述存储块。

优选地，各个所述存储块的形状为“L”形或“T”形，相邻两个所述存储块的形状互补。

优选地，还包括：贯穿所述栅叠层结构的多条栅线缝隙，用于形成共源极连接，多条所述栅线缝隙将所述栅叠层结构划分为所述多个存储块，其中，所述栅线缝隙沿垂直于所述多个沟道柱的方向呈折线形。