[发明专利]一种多通道无冲突拆分的硬件实现方法及运行该方法的计算机设备与可读存储介质

说明书

本发明涉及一种多通道无冲突拆分的硬件实现方法及运行该方法的计算机设备与可读存储介质，该方法基于DMA接口单元、控制单元、数据存储单元、无冲突访存单元和数据重组单元实现。DMA接口单元用于DDR和SRAM之间的数据交互；控制单元用于根据配置信息选择数据存储单元划分模式和无冲突访存单元访存模式；数据存储单元用于存储源数据和结果数据；无冲突访存单元通过地址映射将按采样点输入的源数据按通道存入数据存储单元；数据重组单元用于根据配置信息重组结果数据，送至DMA接口单元进行结果输出。本发明对采样点数、通道数没有限制，适用于数字信号处理和人工智能场景，具有高通用性、高并行路数、高存储资源利用率和低控制复杂度的特点。

技术领域

本发明属于数字信号处理领域，尤其涉及基于可重构计算的多通道无冲突拆分的硬件实现方法。

背景技术

多通道拆分是数字信号处理的典型算法，也广泛应用于数字图像处理领域、通信领域和人工智能领域。传统的多通道拆分主要是通过DMA转置的方式实现的，对源数据通道数、采样点数、单点位数都有不同程度的限制，对于多通道、单点位数为16bit/32bit/64bit的源数据来说，传统方式并行度低、运行周期长且效率低下，严重制约相关应用的性能。

此外，当前针对多通道拆分的硬件实现大部分都是基于DSP芯片、GPU以及FPGA等平台进行设计。面向未来的信息处理和人工智能领域应用，高性能处理芯片往往可以提供更好的解决方案，它具有结构复杂，设计难度大，性能指标高等特点。高性能处理芯片通过专用加速核完成主要信号处理算法和人工智能算法的硬件加速，加速核性能直接影响处理芯片的性能。

因此本发明基于一款可重构智能加速核，提出了一种基于可重构计算的多通道无冲突拆分硬件实现方法，在加速核内的片上SRAM中实现多通道拆分，相比于传统的通过DMA转置的硬件实现方式，该方法具有高通用性、高并行路数、高存储资源利用率和低控制复杂度的特点。该方法适用于各类数字信号处理场景和人工智能场景，有着良好的实际应用价值。

发明内容

发明目的：一个目的是提供一种基于可重构计算的多通道无冲突拆分的硬件实现方法，以解决现有技术存在的上述问题。进一步目的是提供一种可运行上述方法的计算机设备以及可被该计算机设备读取的存储介质。

技术方案：一种基于可重构计算的多通道无冲突拆分的硬件实现方法，包括以下步骤：

步骤1、初始化，读取存储在寄存器中的多通道拆分相关配置信息，并将配置信息传输至DMA接口单元、数据重组单元和控制单元，包含通道数、采样点总数、当前批次采样点数以及单点位数；

步骤2、数据输入，DMA接口单元根据配置信息选择相应的源数据存储方式，将源数据从DDR传输至数据存储单元，传输结束后跳转至S3；

步骤3、调用无冲突访存单元根据控制单元提供的源数据分发方式，读取数据存储单元中相应源数据，存入数据存储单元相应位置；

步骤4、遍历度判定，判断是否已经拆分完本批次的所有通道，未完成则返回S3，已完成则跳转至S5；

步骤5、数据重组，数据重组单元根据配置信息选择相应的数据重组模式；

步骤6、数据输出，DMA接口单元根据配置信息选择相应的结果数据读出方式，将结果数据从数据存储单元输出到DDR，结束算法。

在进一步的实施例中，所述无冲突访存单元通过地址映射将按采样点输入的源数据按通道存入数据存储单元，其并行路数受存储资源和单点位数影响，对于单点16bit的源数据，并行路数为4*N，对于单点32bit的源数据，并行路数为2*N，对于单点64bit的源数据，并行路数为N。对于单点位数为64bit的源数据进行1*N路的多通道拆分；对于单点位数为32bit的源数据进行2*N路的多通道拆分；对于单点位数为16bit的源数据进行4*N路的多通道拆分；将源数据转换为源矩阵为；