[发明专利]一种亚采样锁相环及其快速锁定方法

说明书

本发明属于集成电路技术领域，具体为一种亚采样锁相环及其快速锁定方法。本发明提供的亚采样锁相环包括：亚采样鉴相器，锁定检测器，脉冲产生电路，支持注入锁定的可控振荡器，辅助频率锁定环路，时钟产生与控制电路，以及环路滤波器；本发明利用注入锁定振荡器的原理，确保亚采样鉴相器工作在高频输出时钟上降沿附近，避免了环路增益极性相反的情况，实现快速锁定。

技术领域

本发明属于集成电路设计技术领域，具体涉及亚采样锁相环及其快速锁定方法。

背景技术

亚采样锁相环在低频参考时钟的控制下，直接对振荡器的高频输出进行采样，获得相位误差信息，进而通过负反馈控制调节振荡器的输出频率，实现锁相环的功能。环路中无分频器，鉴相器的噪声传输函数中N的平方项得以消除，因此其贡献的带内噪声小于传统锁相环，且省却了分频的功耗。上述低噪声与低功耗的特性，使得亚采样锁相环在高性能时钟综合器中得到广泛的应用。

亚采样锁相环通过采样获取频率信息。在模拟亚采样锁相环中，亚采样鉴相器通常包括采样保持电路、跨导单元和电荷泵；在数字亚采样锁相环中，亚采样鉴相器通常包括边沿采样器和时间数字转换器。亚采样鉴相器通常以高频输出时钟的上升沿作为相位锁定目标，这意味着，如果当低频采样时钟在高频输出时钟下降沿附近时，环路增益的极性与正常设计相反，环路成为正反馈，出现周期滑移，相位锁定的时间增大。

虽然亚采样的方式能够有效获取输出高频时钟的相位信息，却无法获得具体的频率信息，因此亚采样锁相环通常需要频率锁定辅助电路，其实现的形式常见有，基于计数器的频率锁定环（FLL），基于带有死区的鉴相器的辅助锁相环，只控制振荡器频率粗调的粗调锁相环等。这些频率锁定辅助电路通常需要持续工作，消耗可观的功耗，其并且可能与锁相环主要的亚采样相位锁定环路工作冲突。这些辅助电路可能要根据剩余频率误差和相位误差的大小，切换不同工作状态。由于集成电路实现后，工艺、电压和温度（PVT）的误差，工作状态切换条件设置可能不在最佳值，使得工作状态之间反复切换，造成环路的不稳定。因此，电路设计者通常会为工作状态切换条件预留较大阈值，保证环路稳定工作。然而，宽松的阈值条件会造成亚采样主环路需要处理更大的相位误差，可能会处在锁定时间更长的低频采样时钟在下降沿附近。

发明内容

本发明针对亚采样锁相环低频采样时钟在高频输出时钟下降沿附近时，出现周期滑移，相位锁定的时间增大的问题，提供一种亚采样锁相环及其快速锁定方法。

本发明提供一种亚采样锁相环，包括：亚采样鉴相器（SSPD），锁定检测器（LD），脉冲产生电路（INJ GEN），支持注入锁定的可控振荡器，辅助频率锁定环路（FTL），时钟产生与控制电路（CTRL），以及环路滤波器（LF）；其中：

所述的亚采样鉴相器（SSPD），用于求取输入两个时钟信号的相位误差。其输入为低频时钟 ckr 和振荡器高频时钟 ckv ，输出可以是模拟电压或电流，也可以是数字控制字。它求取误差相位的原理为，低频时钟 ckr 控制对振荡器高频时钟 ckv 进行采样。

本发明中，所述亚采样鉴相器，可以由低频时钟 ckr 为采样时钟的模拟采样保持电路和跨导单元与电荷泵组成；也可以由对高频时钟 ckv 的快照电路和时间数字转换器组成。

所述的可控振荡器，用于产生高频时钟信号 ckv，输入为频率控制信号 otw，注入脉冲 inj，输出为高频时钟 ckv。其输入频率控制信号可以是模拟的电压或电流，也可以是数字控制字。

本发明中，所述可控振荡器的实现形式，可以是环形振荡器，也可以是电感电容振荡器；注入脉冲有效时，可控振荡器输出相位被重置，如环形振荡器的上升沿处，电感电容振荡器的差分输出0相位处。

所述的锁定检测器（LD），用于检测振荡器输出的相位与目标的误差是否小于设计值，输入为亚采样鉴相器输出，输出为锁定完成信号 ld；

所述的脉冲产生电路（INJ GEN），用于由输入参考时钟 ref 产生窄脉冲信号inj；