[发明专利]半导体器件

说明书

本发明公开了一种半导体器件。该半导体器件包括测试时钟发生电路、测试数据发生电路和控制码发生电路。测试时钟发生电路在测试模式下基于延迟选择信号将时钟信号延迟以产生测试时钟信号。测试数据发生电路将数据延迟以产生测试数据。控制码发生电路基于延迟选择信号和测试时钟信号而锁存所述测试数据以产生控制码。

相关申请的交叉引用

本申请要求于2019年3月5日提交的申请号为10-2019-0025318的韩国申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开的各种实施例大体上涉及补偿晶体管的可靠性的下降的半导体器件。

背景技术

半导体器件可以使用各种半导体组件(例如N沟道金属氧化物半导体(NMOS)晶体管和P沟道金属氧化物半导体(PMOS)晶体管)来设计。随着半导体器件的寿命增长，半导体器件中所包括的半导体组件的特性可能改变，从而降低半导体器件的可靠性或引起半导体器件的故障。半导体组件的劣化通常归因于热载流子注入(HCI)现象、与时间相关的电介质击穿(TDDB)现象或偏置温度不稳定性(BTI)现象。

BTI现象可以包括负偏置温度不稳定性(NBTI)现象和正偏置温度不稳定性(PBTI)现象。NBTI现象导致NMOS晶体管的阈值电压的增大从而减小NMOS晶体管的漏极电流，且PBTI现象导致PMOS晶体管的阈值电压的增大从而减小PMOS晶体管的漏极电流。当通过延迟电路产生脉冲信号时，如果延迟电路中所包括的MOS晶体管由于BTI现象而劣化，则脉冲信号的脉冲宽度可能增大，从而导致包括该延迟电路的半导体器件的故障。

发明内容

根据一个实施例，一种半导体器件包括测试时钟发生电路、测试数据发生电路和控制码发生电路。测试时钟发生电路被配置为在测试模式下基于延迟/选择信号来将时钟信号延迟，以产生测试时钟信号。测试数据发生电路被配置为将数据延迟，以产生测试数据。控制码发生电路被配置为基于延迟/选择信号和测试时钟信号来锁存所述测试数据，以产生控制码。

根据另一实施例，一种半导体器件包括第一锁存数据发生电路、第二锁存数据发生电路和模式寄存器。第一锁存数据发生电路被配置为基于第一延迟/选择信号和测试时钟信号而锁存测试数据，并且被配置为输出被锁存的测试数据作为第一锁存数据。第二锁存数据发生电路被配置为基于第二延迟/选择信号和测试时钟信号而锁存所述测试数据，并且被配置为输出被锁存的测试数据作为第二锁存数据。模式寄存器被配置为储存第一锁存数据和第二锁存数据，并且被配置为输出第一锁存数据的储存数据和第二锁存数据的储存数据作为第一控制码和第二控制码。

附图说明

图1是示出根据本公开的实施例的半导体器件的框图。

图2是例如图1所示的半导体器件中所包括的测试时钟发生电路的详细示图。

图3是例如图2所示的测试时钟发生电路中所包括的供电控制电路的详细示图。

图4是例如图2所示的测试时钟发生电路中所包括的延迟时钟发生电路的详细示图。

图5是例如图2所示的测试时钟发生电路中所包括的测试时钟输出电路的详细示图。

图6是例如图1所示的半导体器件中所包括的测试数据发生电路的详细示图。

图7是例如图1所示的半导体器件中所包括的命令发生电路的详细示图。

图8是例如图1所示的半导体器件中所包括的控制码发生电路的详细示图。

图9是例如图1所示的半导体器件中所包括的脉冲延迟电路的详细示图。

图10是例如图9所示的脉冲延迟电路中所包括的输入脉冲延迟电路的详细示图。

图11是例如图9所示的脉冲延迟电路中所包括的脉冲宽度控制电路的详细示图。