[发明专利]电路原理图生成方法及生成系统

说明书

本发明提供了一种电路原理图生成方法，包括计算网表器件的层次值，以决定网表器件的列，计算网表器件的排序值，并根据连通线或反馈线生成伪器件，只需要针对相邻器件之间的信号连接，简化了连线算法，根据排序值对网表器件和伪器件进行排序生成排序图，根据排序图生成约束图，连线弯折少，正向遍历约束图，计算第一纵向位置的数值，反向遍历约束图，对第一纵向位置的数值进行调整生成第二纵向位置的数值，将信号连接线分配到纵向线轨，计算横向位置的数值，连接信号连接线，以生成电路原理图，器件布局不需要基于网格，图形化显示效果更好。本发明还提供了一种用于实现电路原理图生成方法的电路原理图生成系统。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种电路原理图生成方法及生成系统。

背景技术

电路原理图又称电路图，用图形的方式直观的反映电路中各器件及其电气连接情况，直接体现了电路的结构和工作原理，广泛应用于设计、分析电路中。对于复杂的FPGA集成电路，从逻辑电路线网网表自动生成电路原理图来图形化显示是辅助设计软件不可或缺的提高设计者交互体验的重要工具。

为了增强集成电路设计人员对复杂电路原理图的理解，自动生成的电路图需要规整、对称、可读、易理解，并且尽可能贴近人类普遍的认知习惯，同时为了减少复杂电路的图形化显示反应时间，电路图的自动生成所采用的算法复杂度一般较低。

FPGA集成电路中通常包含BRAM、DSP、IP等比一般逻辑器件大很多的器件，在图形化显示层次化的集成电路设计时，电路中的层次模块的大小相差很大。而现有技术中均采用基于网格的电路图自动生成方法，每个网格区间中放置一个器件，比较适合图形化显示器件大小相差不大的电路，因此并不适合FPGA集成电路或在图形化显示层次化的集成电路设计时使用。

因此，有必要提供一种新型的电路原理图生成方法及生成系统以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种电路原理图生成方法及生成系统，避免网格的使用，减少连线算法的复杂度以及连线的交叉和弯折。

为实现上述目的，本发明的所述电路原理图生成方法，包括以下步骤：

S1：提供线网网表，根据所述线网网表计算网表器件的层次值，以决定所述网表器件的列；

S2：根据所述线网网表计算所述网表器件的排序值，并根据连通线或反馈线生成与驱动器件相同排序值的伪器件，然后根据排序值对同一列上的所述网表器件和所述伪器件进行排序，以生成排序图；

S3：根据所述排序图生成约束图，然后正向遍历所述约束图，以计算所述网表器件的第一纵向位置的数值；

S4：反向遍历所述约束图，以对所述网表器件的第一纵向位置的数值进行调整并生成第二纵向位置的数值；

S5：将所述信号连接线分配到相应的纵向线轨，然后计算所述网表器件和所述伪器件的横向位置的数值，将所述网表器件或所述伪器件与相应的信号连接线连接，以生成电路原理图。

本发明的有益效果在于：器件布局不需要基于网格，图形化显示效果更好；根据连通线或反馈线生成与驱动器件相同排序值的伪器件，通过伪器件处理连通线和反馈线，只需要针对相邻器件之间的信号连接，简化了连线算法；根据排序值对同一列上的所述网表器件和所述伪器件进行排序，连线交叉少，器件间的信号连接关系更加清晰；采用了约束图，连线弯折少，器件间的信号连接关系更加清晰。

优选地，所述步骤S1包括以下步骤：

S11：对所述网表器件进行初始化，然后根据所述线网网表建立广度优先搜索队列和反馈器件优先队列；