[发明专利]一种数据处理系统、方法和装置在审
| 申请号： | 201911048060.X | 申请日： | 2019-10-30 |
| 公开（公告）号： | CN110781104A | 公开（公告）日： | 2020-02-11 |
| 发明（设计）人： | 刘均;刘权列 | 申请（专利权）人： | 深圳市元征科技股份有限公司 |
| 主分类号： | G06F13/12 | 分类号： | G06F13/12;G06F13/42 |
| 代理公司： | 44285 深圳市深佳知识产权代理事务所(普通合伙) | 代理人： | 常忠良 |
| 地址： | 518000 广东省深圳市龙*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 缓存队列 有效数据 寄存器传输 有效长度 寄存器 处理器 触发 数据处理系统 处理器检测 方法和装置 处理效率 读取目标 接收效率 收发处理 收发数据 数据传输 中断程序 高效率 队列 发送 申请 配合 | ||
1.一种数据处理系统，其特征在于，包括处理器、与所述处理器连接的直接内存存取DMA控制器，分别与所述DMA控制器连接的第一缓存队列、第二缓存队列、第一寄存器和第二寄存器；
当所述第一寄存器接收到数据时，触发所述DMA控制器将所述数据从所述第一寄存器传输至所述第一缓存队列，以便于处理器根据有效数据地址从所述第一缓存队列中读取数据；
所述处理器还用于当检测到所述第二缓存队列接收到数据时，将有效数据地址以及有效长度发送至所述DMA控制器；相应的，所述DMA控制器，用于根据所述有效数据地址以及所述有效长度，从所述第二缓存队列中读取目标数据传输至所述第二寄存器。
2.根据权利要求1所述的系统，其特征在于，所述第一缓存队列和所述第二缓存队列均为先进先出FIFO队列。
3.根据权利要求2所述的系统，其特征在于，所述有效数据地址包括有效数据头地址和有效数据尾地址；
所述DMA控制器具体用于每向所述第一缓存队列写入一个数据报文时，则将有效数据头地址加1；每从所述第二缓存队列读取一个数据报文时，则将有效数据尾地址加1。
4.根据权利要求3所述的系统，其特征在于，所述DMA控制器还用于当有效数据头地址达到预设的最大地址时，则重新返回所述第一缓存队列的初始首地址记录数据报文。
5.根据权利要求3所述的系统，其特征在于，所述DMA控制器还用于当所述有效数据尾地址与所述有效长度的累加和大于预设的最大地址时，则按照所述预设的最大地址与所述有效数据尾地址从所述第二缓存队列中读取数据报文。
6.一种数据处理方法，其特征在于，适用于DMA控制器，所述方法包括：
当第一寄存器接收到数据时，将数据从第一寄存器传输至第一缓存队列，以便于处理器根据有效数据地址从所述第一缓存队列中读取数据；
根据处理器传输的有效数据地址以及有效长度，从第二缓存队列中读取目标数据传输至第二寄存器。
7.根据权利要求6所述的方法，其特征在于，所述第一缓存队列和所述第二缓存队列均为FIFO队列。
8.根据权利要求7所述的方法，其特征在于，所述有效数据地址包括有效数据头地址和有效数据尾地址；
相应的，所述将数据从第一寄存器传输至第一缓存队列包括：
每向所述第一缓存队列写入一个数据报文时，则将有效数据头地址加1；
所述从第二缓存队列中读取目标数据传输至第二寄存器包括：
每从所述第二缓存队列读取一个数据报文时，则将有效数据尾地址加1。
9.根据权利要求8所述的方法，其特征在于，在所述每向所述第一缓存队列写入一个数据报文时，则将有效数据头地址加1之后还包括：
当有效数据头地址达到预设的最大地址时，则重新返回所述第一缓存队列的初始首地址记录数据报文。
10.一种数据处理装置，其特征在于，适用于DMA控制器，所述装置包括传输单元和读取单元；
所述传输单元，用于当第一寄存器接收到数据时，将数据从第一寄存器传输至第一缓存队列，以便于处理器根据有效数据地址从所述第一缓存队列中读取数据；
所述读取单元，用于根据处理器传输的有效数据地址以及有效长度，从第二缓存队列中读取目标数据传输至第二寄存器。
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