[发明专利]非对称多核异构并行处理系统

权利要求书

1.一种非对称多核异构图形处理单元GPU，该多核GPU包括：

第一组的一个或多个GPU核心，每个GPU核心具有第一微架构和第一功耗简档，所述第一组的GPU核心被配置为执行指令集架构ISA的第一子集；和

第二组的一个或多个GPU核心，每个GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，所述第二组的GPU核心被配置为执行所述ISA的第一子集和所述ISA的第二子集，其中所述ISA的第二子集至少包括在所述ISA的第一子集中不存在的指令，其中两组的GPU均包含硬件逻辑以接收和执行属于同一指令流的指令，所述指令流是可执行文件的一部分，并且其中，所述ISA的一部分指令还包括用于确定所述指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行的指示符。

2.根据权利要求1所述的多核GPU，还包括控制器，所述控制器通信地连接到所述第一组的GPU核心和所述第二组的GPU核心，所述控制器被配置为接收所述ISA的指令并确定该指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行。

3.根据权利要求2所述的多核GPU，其中每个指令包括指示符比特位，使得所述控制器能确定所述指令能否在如下各项上执行：所述第一组的GPU核心中的GPU、所述第二组的GPU核心中的GPU、或两者。

4.根据权利要求1所述的多核GPU，其中所述第一组的GPU核心各自具有定点数据路径。

5.根据权利要求1所述的多核GPU，其中所述第二组的GPU核心各自具有浮点数据路径或浮点及定点数据路径。

6.根据权利要求1所述的多核GPU，其中所述第一组的GPU核心和所述第二组的GPU核心在以下方面不同：流水线阶段的数量、寄存器的数量、分支执行、向量化单元，或其组合。

7.根据权利要求1所述的多核GPU，其中第一子集的GPU核心以第一频率操作，并且第二子集的GPU核心以第二频率操作。

8.根据权利要求1所述的多核GPU，其中所述第一组的GPU核心的子集利用第一存储器缓存，并且所述第一组的至少另一GPU核心利用第二存储器缓存。

9.根据权利要求6所述的多核GPU，其中所述第二组的GPU核心的第一子集利用以下中的任一个：第一存储器缓存，第二存储器缓存和/或第三存储器缓存。

10.根据权利要求1所述的多核GPU，其中第一部分工作负载由所述第一组的GPU核心执行，并且第二部分工作负载由所述第二组的GPU核心执行。

11.根据权利要求1所述的多核GPU，其中所述第一子集包括一个或多个指令，所述一个或多个指令当由所述第二组的GPU核心执行时具有相比由所述第一组的GPU核心执行而言更高的精度结果。

12.根据权利要求1所述的多核GPU，其中所述第二组的GPU被配置为执行所述ISA的第二子集，所述ISA的第二子集包括来自所述第一子集的至少一个指令和所述ISA中对于所述第二子集而言是唯一的另一指令。

13.根据权利要求1所述的多核GPU，还包括指令分发器，该指令分发器与所述第一组的GPU核心以及所述第二组的GPU核心通信地耦合，用于确定指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行。

14.根据权利要求1所述的多核GPU，其中所述ISA的一部分指令还包括用于确定针对指令执行的服务质量QoS级别的指示符。