[发明专利]超结器件及其制造方法

说明书

本发明公开了一种超结器件，超结结构形成于第一N型外延层表面上方，超结单元的顶部位置上的P型柱的宽度小于N型柱的宽度且步进不变；N型柱由填充于沟槽中的第二N型外延层组成，P型柱由沟槽之间的第一P型外延层组成，第一P型外延层形成于第一N型外延层上；沟槽穿过第一P型外延层且底部和第一N型外延层接触；超结单元中P型柱的P型杂质总量和N型柱的N型杂质总量相匹配，P型柱的掺杂浓度高于N型柱的掺杂浓度。本发明还公开了一种超结器件的制造方法。本发明能降低工艺控制难度，同时还能提高器件的一致性；沟槽倾斜时，还能降低器件高温导通电阻，减少超结单元的顶部和底部PN杂质差异以及提高器件的击穿电压。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。

背景技术

超结(super junction)结构就是交替排列的N型柱和P型柱即PN柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压(P N柱共同承受)，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN柱，是一种可以批量生产的超结的制造方法。

现有技术中，为了获得较低的比导通电阻，一般会设计PN柱的N型柱的宽度大于或等于P型柱宽度，这样可以保证增大N型区域的面积，降低器件的比导通电阻，例如现有实际使用中P型柱宽度和N型柱宽度为5微米/12微米，5微米/8微米，5微米/6微米，4微米/5微米，2微米/3微米，这里“/”之前的数字表示P型柱宽度以及“/”之后的数字表示N型柱宽度。但是这样，这个在制造工艺中，特别是在沟槽工艺中，由于P柱宽度小，增加了工艺控制的难度，同时造成了填充杂质浓度提高，并且因为浓度绝对值的提高，同样百分比的工艺变化，带来的杂质总量的变化就加大，电荷失衡的程度就严重，器件性能的偏离，包括击穿电压的偏离就大，影响器件的一致性。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能降低工艺控制难度，同时还能提高器件的一致性。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件包括由P型柱和N型柱交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱和相邻的一个所述N型柱组成一个超结单元。

所述超结结构形成于第一N型外延层表面上方，所述第一N型外延层形成于N型高浓度掺杂的半导体衬底上，所述第一N型外延层作为所述超结结构底部的缓冲层。

所述超结单元的顶部位置上的所述P型柱的宽度小于所述N型柱的宽度且所述P型柱和所述N型柱的宽度和即超结单元的步进(pitch)不变，以增加所述N型柱的体积从而降低所述超结器件的比导通电阻。

所述超结单元的顶部宽度较大的所述N型柱由填充于沟槽中的第二N型外延层组成，所述超结单元的顶部宽度较小的所述P型柱由所述沟槽之间的第一P型外延层组成，所述第一P型外延层形成于所述第一N型外延层上；所述沟槽穿过所述第一P型外延层且底部和所述第一N型外延层接触。

所述超结单元中所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配，所述P型柱的掺杂浓度高于所述N型柱的掺杂浓度。