[发明专利]一种纳秒级传输延时测试装置和方法

说明书

一种纳秒级传输延时测试装置和方法，通过搭建上升沿前期处理电路和下降沿前期处理电路与合成后期处理电路的组合，能够将传输延时转换为电压测试，从而实现纳秒级传输延时测试，例如对于上升沿和下降沿的传输延时量级都为10‑20ns的SGM48000芯片等所进行的传输延时测试得以成功实现。

技术领域

本发明涉及芯片电路的传输延时测试技术，特别是一种纳秒级传输延时测试装置和方法，通过搭建上升沿前期处理电路和下降沿前期处理电路与合成后期处理电路的组合，能够将传输延时转换为电压测试，从而实现纳秒级传输延时测试，例如对于上升沿和下降沿的传输延时量级都为10-20ns的SGM48000芯片等所进行的传输延时测试得以成功实现。

背景技术

对于芯片电路的传输延时测试，一般是利用测试机直接对时间进行计量。但是本发明人在实际工作中发现对于纳秒级传输延时测试直接采用测试机进行时间计量就无法实现，例如对于上升沿和下降沿的传输延时量级都为10-20ns的SGM48000芯片，量产上无法测试，即不能通过测试机进行测试。本发明人认为，如果通过搭建上升沿前期处理电路和下降沿前期处理电路与合成后期处理电路的组合，就能够将传输延时转换为电压测试，从而实现纳秒级传输延时测试。有鉴于此，本发明人完成了本发明。

发明内容

本发明针对现有技术中存在的缺陷或不足，提供一种纳秒级传输延时测试装置和方法，通过搭建上升沿前期处理电路和下降沿前期处理电路与合成后期处理电路的组合，能够将传输延时转换为电压测试，从而实现纳秒级传输延时测试，例如对于上升沿和下降沿的传输延时量级都为10-20ns的SGM48000芯片等所进行的传输延时测试得以成功实现。

本发明的技术方案如下：

一种纳秒级传输延时测试装置，其特征在于，包括上升沿前期处理电路和下降沿前期处理电路，所述上升沿前期处理电路和下降沿前期处理电路分别连接滤波电路，所述滤波电路通过放大电路连接测试机。

所述上升沿前期处理电路包括第一比较器和第二比较器，所述第一比较器的正输入端连接待测输入波形端，所述第一比较器的负输入端连接输入参考电压端，所述第一比较器的输出端连接与门电路的第一输入端，所述第二比较器的正输入端连接待测输出波形端，所述第二比较器的负输入端连接输出参考电压端，所述第二比较器的输出端通过第一奇数个非门电路连接所述与门电路的第二输入端，所述与门电路的输出端连接所述滤波电路的第一输入端。

所述下降沿前期处理电路包括第三比较器和第四比较器，所述第三比较器的正输入端连接待测输入波形端，所述第三比较器的负输入端连接输入参考电压端，所述第三比较器的输出端连接或非门电路的第一输入端，所述第四比较器的正输入端连接待测输出波形端，所述第四比较器的负输入端连接输出参考电压端，所述第四比较器的输出端通过第二奇数个非门电路连接所述或非门电路的第二输入端，所述或非门电路的输出端连接所述滤波电路的第二输入端。

所述第一比较器和所述第三比较器采用同一个实体比较器电路。

所述第二比较器和所述第四比较器采用同一个实体比较器电路。

一种纳秒级传输延时测试方法，其特征在于，包括将待测输入波形IN中的斜着向上的上升沿转换为波形A的垂直上升沿，将待测输出波形OUT中的斜着向上的上升沿转换为波形B的垂直上升沿，将待测输入波形IN中的斜着向下的下降沿转换为波形A的垂直下降沿，将待测输出波形OUT中的斜着向下的下降沿转换为波形B的垂直下降沿，将所述波形B反向成波形C，将波形A与波形C进行逻辑与运算得到上升沿传输延时脉冲波形D，将波形A与波形C进行逻辑或非运算得到下降沿传输延时脉冲波形H，将脉冲波形D和脉冲波形H进行滤波处理得到电压E，所述电压E的电压值即为传输延时时间内的脉冲电压平均值，将电压E进行放大得到电压F，通过测量电压F的电压值确定传输延时时间。