[发明专利]快闪存储器控制器、储存装置及其读取方法

说明书

本发明涉及一种用以存取快闪存储器的快闪存储器控制器、储存装置及其读取方法。该快闪存储器控制器包含只读存储器、处理器与错误更正码单元。只读存储器用以储存程序码。处理器执行程序码以控制对快闪存储器的存取。错误更正码单元包含控制模块与解码器。控制模块分别计算多个预设低密度奇偶校验码的多个陷阱集和先天损坏行位置资讯之间的第一相关性，并以具有最低的第一相关性的预设低密度奇偶校验码作为选定低密度奇偶校验码。解码器根据选定低密度奇偶校验码对自快闪存储器取得的读取资讯进行解码。

技术领域

本发明有关于低密度奇偶校验(low-density parity-check，LDPC)技术，特别是一种可避免低密度奇偶校验码(LDPC code)的弱点和快闪存储器的弱点重合而减损更正力与可靠度的快闪存储器控制器、储存装置及其读取方法。

背景技术

快闪存储器可透过电子式的抹除与写入/程序化以进行数据储存，而广泛地应用于记忆卡、固态硬碟与可携式多媒体播放器等等。并且，快闪存储器可区分为NOR型快闪存储器和NAND型快闪存储器。其中，NAND型快闪存储器相较于NOR型快闪存储器来说，具有较高的储存密度以及较低的每一储存位元的成本。

一般而言，因制造生产时的缺陷，快闪存储器于开卡前便可能存在有损坏行(badcolumn)(此种可称为先天损坏行)。此外，快闪存储器于使用过程中也可能因为使用磨损导致较为脆弱的某些行因变得易于出错而成为损坏行(此种可称为运行损坏行)。并且，此些损坏行所导致的高可靠度错误会影响到低密度奇偶校验码(low-density parity-checkcode，LDPC code)的更正力与可靠度。

传统的快闪存储器控制器于碰到先天损坏行时，若其状况不严重则直接使用。而若快闪存储器控制器具有跳过损坏行功能时，则直接跳过损坏行，以藉由缩减页的大小来避免。然而，此种跳过作法会增加快闪存储器控制器处理的复杂度，且缩减页的大小也会降低低密度奇偶校验码的更正力。此外，对于使用过程中出现的运行损坏行，传统的快闪存储器控制器通常都无法特别处理。

发明内容

在一实施例中，一种用以存取快闪存储器的快闪存储器控制器，包含只读存储器、处理器与错误更正码单元。只读存储器用以储存程序码。处理器用以执行程序码以控制对快闪存储器的存取。错误更正码单元包含控制模块与解码器。控制模块用以分别计算多个预设低密度奇偶校验码的多个陷阱集和先天损坏行位置资讯之间的第一相关性，并以具有最低的第一相关性的预设低密度奇偶校验码作为选定低密度奇偶校验码。并且，解码器用以根据选定低密度奇偶校验码对自快闪存储器取得的读取资讯进行解码。

在一实施例中，一种储存装置包含快闪存储器与快闪存储器控制器。快闪存储器控制器用以存取快闪存储器。快闪存储器控制器包含只读存储器、处理器与错误更正码单元。只读存储器用以储存程序码。处理器用以执行程序码以控制对快闪存储器的存取。错误更正码单元包含控制模块与解码器。控制模块用以分别计算多个预设低密度奇偶校验码的多个陷阱集和先天损坏行位置资讯之间的第一相关性，并以具有最低的第一相关性的预设低密度奇偶校验码作为选定低密度奇偶校验码。并且，解码器用以根据选定低密度奇偶校验码对自快闪存储器取得的读取资讯进行解码。

在一实施例中，一种快闪存储器的读取方法包含：分别计算多个预设低密度奇偶校验码的多个陷阱集和于先天损坏行位置资讯之间的第一相关性；以具有最低的第一相关性的预设低密度奇偶校验码作为选定低密度奇偶校验码；根据读取指令自快闪存储器取得读取资讯；及利用选定低密度奇偶校验码对此读取资讯进行解码。

附图说明

图1为耦接至主装置的储存装置的一实施例的方块示意图。

图2为快闪存储器的数据储存空间的一实施例的概要示意图。

图3为图1中错误更正码单元的一实施例的方块示意图。

图4为读取方法的一实施例的流程图。