[发明专利]改良的电荷俘获型存储器

说明书

本公开提供一种改良的电荷俘获型存储器，自上而下包括：金属栅；第一阻挡层，用于防止电荷从栅极泄漏；第一俘获层，用于存储电荷；隧穿层；第二俘获层，用于存储电荷；第二阻挡层，用于防止电荷从衬底泄漏；衬底，其边缘处设置有源极，以及漏极，衬底接地；通过上下两层阻挡层的设置，使其成为具有高速，低功耗，且与CMOS工艺兼容的高可靠性存储器结构。

技术领域

本公开涉及存储器技术领域，尤其涉及一种改良的电荷俘获型存储器。

背景技术

存储器在信息社会扮演着非常重要的作用。一般来说可以把存储器分为两大类：挥发性存储器(Volatile Memory)和非挥发性存储器(Non-Volatile Memory，NVM)。挥发性存储器在断电后存储的数据会丢失，如动态随机访问存储器(DRAM)，静态随机存储器(SRAM)；而非挥发性存储器在断电后信息仍然可以保持，如闪存(Flash)。Flash的基本单元为浮栅场效应晶体管(FG MOSFET)。最早的浮栅结构是Kahng和Sze在1967年提出的，其基本结构如图5所示：一层多晶硅(poly-Si)被包裹在二氧化硅介质中间。因为这层多晶硅上没有任何电气连接，因此被称为浮栅(Floating gate，FG)。当在FG-MOSFET栅极施加一个较高的电压时，沟道或衬底中的电子会隧穿通过隧穿氧化层(Tunneling Oxide，TOX)被注入到浮栅中，使得器件的阈值电压变大，此时的状态被称为编程态，即逻辑0；反之，在栅极施加一个较大的负电压时，浮栅中存储的电子被会拉回到衬底，器件处于低阈值，此时被称为擦除态，即逻辑1。

随着器件尺寸的逐步缩小，浮栅存储器在20nm工艺以下时逐渐接近物理极限，存储单元间的串扰和隧穿氧化层过薄带来的漏电成为限制浮栅存储器尺寸缩小的重要可靠性问题。电荷俘获型存储器采用富含电荷陷阱的氮化硅等电荷俘获层代替浮栅型存储器中的浮栅层，利用其分立电荷存储机制克服了浮栅在等比例缩小时遇到的问题，因此被认为是一种可能的替代方案。电荷俘获型存储器除了尺寸小之外，还具有良好的耐受性，工艺简单，与标准CMOS工艺兼容等优点，但是也存在一些问题，如擦除速度较慢，功耗达不到实际应用水平，隧穿层较薄时也存在电荷部分泄漏的问题，除此之外，编程擦除操作可能会使得栅介质/衬底之间的界面产生缺陷，从而导致器件性能的退化。

公开内容

(一)要解决的技术问题

基于上述问题，本公开提供了一种改良的电荷俘获型存储器，以缓解现有技术中存储器擦除速度较慢，功耗达不到实际应用水平，隧穿层较薄时也存在电荷部分泄漏，编程擦除操作可能会使得栅介质/衬底之间的界面产生缺陷，从而导致器件性能退化等技术问题。

(二)技术方案

本公开提供一种改良的电荷俘获型存储器，自上而下包括：金属栅1；第一阻挡层2，用于防止电荷从栅极泄漏；第一俘获层3，用于存储电荷；隧穿层4，用于电荷能够通过隧穿效应在第一俘获层和第二俘获层之间移动；第二俘获层5，用于存储电荷；第二阻挡层6，用于防止电荷从衬底泄漏；衬底，其边缘处设置有源极7，以及漏极8，衬底接地。

在本公开实施例中，所述第一俘获层3的制备材料包括：Si₃N₄，HfO₂，ZrO₂中至少一种。

在本公开实施例中，所述第二俘获层5的制备材料包括：Si₃N₄，HfO₂，ZrO₂中至少一种。

在本公开实施例中，所述隧穿层4的制备材料包括：HfO₂、Al₂O₃，SiO₂中至少一种。

在本公开实施例中，所述隧穿层4的厚度3±1nm。