[发明专利]一种卷积神经网络加速器实现架构

权利要求书

1.一种卷积神经网络加速器实现架构，其特征在于，包括：用于存储权值数据的第一存储器、第二存储器、第三存储器和第四存储器；用于存储特征图数据的第六存储器、第八存储器和第十存储器，用于进行卷积运算的第五运算器、第七运算器、第九运算器和第十一运算器；所述第一存储器的输出连接所述第五运算器；所述第五运算器的输出连接所述第六存储器；所述第二存储器和第六存储器的输出连接所述第七运算器；所述第七运算器的输出连接所述第八存储器；所述第三存储器和第八存储器的输出连接所述第九运算器，所述第九运算器的输出连接所述第十存储器；所述第四存储器和所述第十存储器的输出连接所述第十一运算器；所述第一存储器、第五运算器和第六存储器构成第一层运算；所述第二存储器、第六存储器、第七运算器和第八存储器构成第二层运算；所述第三存储器、第八存储器、第九运算器和第十存储器构成第二层运算；所述第四存储器、第十存储器和第十一运算器构成第四层运算；

所述第二层运算中的所述第二存储器包括第204权值存储器、第205权值存储器、第206权值存储器和第207权值存储器；所述第六存储器包括第201特征图存储器和第202特征图存储器；所述第八存储器包括第218特征图存储器和第219特征图存储器；所述第七运算器包括第208乘法器、第209乘法器、第210乘法器、第211乘法器、第212加法器、第213加法器、第214激活模块、第215激活模块、第216池化模块、第217池化模块；所述第201特征图存储器和第202特征图存储器的输出连接第203选择器；所述第203选择器的输出连接所述第208乘法器、第209乘法器、第210乘法器、第211乘法器的一个输入；所述第208乘法器、第209乘法器、第210乘法器、第211乘法器的另一个输入分别连接所述第204权值存储器、第205权值存储器、第206权值存储器和第207权值存储器的输出；所述第208乘法器、第209乘法器的输出连接所述第212加法器，所述第212加法器的输出连接所述第214激活模块，所述第214激活模块的输出连接所述第216池化模块；所述第216池化模块的输出连接所述第218特征图存储器；所述第210乘法器、第211乘法器的输出连接所述第213加法器，所述第213加法器的输出连接所述第215激活模块，所述第215激活模块的输出连接所述第217池化模块；所述第217池化模块的输出连接所述第219特征图存储器；

所述第二层运算中还包括控制模块、权值地址产生模块、输入图数据地址产生模块；所述控制模块与所述权值地址产生模块、输入图数据地址产生模块相连；第204权值存储器、第205权值存储器、第206权值存储器、第207权值存储器和第201特征图存储器和第202特征图存储器均与所述权值地址产生模块和输入图数据地址产生模块相连；所述第208乘法器、第209乘法器、第210乘法器、第211乘法器分别进行权值与特征图的乘法运算；所述第208乘法器、第209乘法器、第210乘法器、第211乘法器通过所述第212加法器、第213加法器进行加法运算；所述第212加法器、第213加法器输出均连接有寄存器，各所述寄存器的输出与分别所述第212加法器、第213加法器的输入相连，实现累加功能；所述第212加法器、第213加法器的输出分别通过第214激活模块、第215激活模块、第216池化模块、第217池化模块进行激活池化运算；所述第214激活模块、第215激活模块、第216池化模块、第217池化模块的激活池化后输出分别存入第218特征图存储器和第219特征图存储器；第218特征图存储器和第219特征图存储器均与地址产生器的输出相连。

2.根据权利要求1所述的卷积神经网络加速器实现架构，其特征在于：所述第五运算器、第七运算器、第九运算器和第十一运算器由FPGA中的DSP构成。

3.根据权利要求1所述的卷积神经网络加速器实现架构，其特征在于：所述第一层运算、第二层运算、第三层运算和第四层运算中，奇数层运算开始同时进行计算，并在计算完成后停止计算，而后偶数层开始同时进行计算，并在计算完成后停止计算，之后奇数层再次开始同时进行计算；如此循环，形成奇数层与偶数层交替进行计算的循环。

4.根据权利要求1所述的卷积神经网络加速器实现架构，其特征在于：所述第一存储器、第二存储器、第三存储器、第四存储器、第六存储器、第八存储器和第十存储器由FPGA中的存储器构成。