[发明专利]一种组合逻辑环路的自动拆除方法

说明书

本发明公开了一种组合逻辑环路的自动拆除方法，包括以下步骤：S10，采用递归方式，搜索网表中的组合逻辑环路；S20，针对已搜索到的组合逻辑环路中的一个组合逻辑门，生成其输入组合逻辑锥；S30，由输出向输入方向，遍历生成的输入组合逻辑锥，基于锥内每个组合逻辑门的自身逻辑特性，生成组合逻辑锥输出与输入之间关系的逻辑表达式；S40，对逻辑表达式进行卡诺化简；S50，对组合逻辑环路中的每一个组合逻辑门，重复S20‑40直至拆除组合逻辑环路。本发明对数字电路网表进行分析，自动查找数字电路网表中存在的组合逻辑环路，并通过自动逻辑分析删除无效的器件或输入。

技术领域

本发明属于电子电路领域，具体涉及一种组合逻辑环路的自动拆除方法。

背景技术

在集成电路的逆向分析技术中，数字电路的分析整理是一个重要分支。在分析整理数字电路时，常常会遇到逻辑器件网表中存在组合逻辑环路的情况。很多当前主流的分析工具，如时序分析、逻辑等效检查等分析软件，都对其无能为力。通常我们只能通过人工干预的方式设置各种约束条件，才能让工具软件得以正常运行。而当组合逻辑环路的数量比较多时，这种人工操作会变得非常耗时甚至是无法实现的。

在数字集成电路设计中，真正有效的组合逻辑环路其实很少出现，我们在分析电路时遇到的这些组合逻辑环路绝大多数都是无效的，即这些环路中的某一处或几处在物理上是连接的但在逻辑上是断开的，对芯片工作不会产生任何影响。大量存在的这种无效的组合逻辑环路会打乱芯片之间的正常连接关系，严重影响对网表进行模块化分析。

图1所示为一个简单的组合逻辑环路，其中gate5-gate6-dff1构成的环路中包含触发器，属于正常的数字电路设计；gate1-gate2-gate3-gate4-gate5由纯粹的组合逻辑门组成，就是我们要研究的组合逻辑环路。通常这个环路的某一处或几处经过逻辑分析可以被打断，但这种人工的逻辑分析常常需要耗费大量时间。

将上图稍加修改，参见图2，便构成了一个典型的无效组合逻辑环路，无论输入信号net1和net5是1或0，net2总是为0。所以图中的两个组合逻辑门nand2和nor2都是无效的，删除后就可以打断这个组合逻辑环路。但是在真实的电路中，组合逻辑环路会包含更多的器件，逻辑也更加复杂，人工查找和分析的工作量常常是难以承受的。

发明内容

鉴于以上存在的技术问题，本发明用于提供一种对数字电路网表进行分析，自动查找数字电路网表中存在的组合逻辑环路，并通过自动逻辑分析删除无效的器件或输入的方法。

采用如下的技术方案：

S10，采用递归方式，搜索网表中的组合逻辑环路；

S20，针对已搜索到的组合逻辑环路中的一个组合逻辑门，生成其输入组合逻辑锥；

S30，由输出向输入方向，遍历生成的输入组合逻辑锥，基于锥内每个组合逻辑门的自身逻辑特性，生成组合逻辑锥输出与输入之间关系的逻辑表达式；

S40，对逻辑表达式进行卡诺化简；

S50，对组合逻辑环路中的每一个组合逻辑门，重复S20-40直至拆除组合逻辑环路。

优选地，所述采用递归方式，搜索网表中的组合逻辑环路包括以下步骤：

S11，起始点为网表输入端、触发器输出端和锁存器输出端；

S12，结束点为网表输出端、触发器输入端和锁存器输入端；

S13，选择一个起始点出发开始搜索；

S14，得到该点的所有负载器件；

S15，选择一个负载器件，将其记入当前搜索列表，得到其所有输出；