[发明专利]片上系统的时钟树结构的设计方法、装置、设备及介质

权利要求书

1.一种片上系统的时钟树结构的设计方法，其特征在于，包括：

确定片上系统允许同时导通的寄存器的最大数量；所述最大数量与所述片上系统容忍的电压降的值、单个寄存器的导通时间有关；

对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；

分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；

分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；

根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。

2.根据权利要求1所述的设计方法，其特征在于，所述对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组的步骤，包括：

将所述所有寄存器中位于同一条时钟路径上的各寄存器作为一个寄存器大组，得到多个寄存器大组；

分别针对每个寄存器大组，对寄存器大组内的寄存器进行分组得到多个寄存器小组。

3.根据权利要求2所述的设计方法，其特征在于，所述对寄存器大组内的寄存器进行分组得到多个寄存器小组的步骤，包括：

将所述寄存器大组内具有相同逻辑功能的寄存器作为一个寄存器小组。

4.根据权利要求2所述的设计方法，其特征在于，所述对寄存器大组内的寄存器进行分组得到多个寄存器小组的步骤，包括：

将所述寄存器大组内具有时序关系的寄存器作为一个寄存器小组。

5.根据权利要求1所述的设计方法，其特征在于，在执行所述分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上的步骤后，多个时钟树沿所述主时钟路径上时钟信号的传输方向依次排列。

6.根据权利要求5所述的设计方法，其特征在于，所述根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度的步骤，包括：

分别针对每相邻两个时钟树，执行以下步骤：

根据相邻的第一时钟树和第二时钟树的时钟长度，确定需在第一时钟树的根节点和所述第二时钟树的根节点之间插入的缓冲器的数量，并在所述第一时钟树的根节点和所述第二时钟树的根节点之间插入所述数量的缓冲器；

其中，所述第一时钟树和所述第二时钟树沿所述主时钟路径上时钟信号的传输方向依次排列，所述第一时钟树为多个寄存器小组中第一寄存器小组的时钟树，所述第二时钟树为多个寄存器小组中第二寄存器小组的时钟树，所述时钟信号到达第一寄存器小组的时钟长度小于所述时钟信号到达第二寄存器小组的时钟长度。

7.一种片上系统的时钟树结构的设计装置，其特征在于，包括：

确定模块，用于确定片上系统允许同时导通的寄存器的最大数量；所述最大数量与所述片上系统容忍的电压降的值、单个寄存器的导通时间有关

分组模块，用于对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；

设计模块，用于分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；

连接模块，用于分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；

调节模块，用于根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。

8.一种片上系统的时钟树结构的设计设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至6任一项所述的片上系统的时钟树结构的设计方法的步骤。

9.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述的片上系统的时钟树结构的设计方法的步骤。