[发明专利]一种基于边沿控制的降低脉冲信号抖动方法及系统

说明书

本公开提出了一种基于边沿控制的降低脉冲信号抖动方法及系统,方法包括：采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；对数字脉冲序列的边沿进行调节；将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列，将新的数字脉冲序列进行数模转换输出脉冲信号。通过实时边沿数值控制和实时数字平均方法，针对FPGA与DAC能力范围内的任何频率、任何占空比的脉冲信号，无需提升或改变采样率，可以实现对任何采样率下连续输出脉冲信号的降抖动，控制灵活，能有效解决FPGA产生脉冲信号固有的抖动过大的问题。

技术领域

本公开涉及电子测试测量相关技术领域，具体的说，是涉及一种基于边沿控制的降低脉冲信号抖动方法及系统。

背景技术

本部分的陈述仅仅是提供了与本公开相关的背景技术信息，并不必然构成在先技术。

脉冲信号与方波信号(方波是一种占空比为1:2的特殊脉冲)是应用非常广泛的信号，在雷达、数字信号传输、工业探伤等领域有着十分广泛的应用。现代脉冲信号的频率与占空比多种多样，高频可达到GHz级，低频可低至μHz级，由于在现场可编程门阵列(FPGA)中便于通过直接数字频率合成方式产生低频到高频的脉冲信号，因此现代脉冲信号主要采用FPGA与数模转换器(DAC)来实现，先在FPGA中产生脉冲数字采样信号，通过并行或串行接口发送至DAC，由DAC完成数字脉冲信号到模拟脉冲信号的转换，生成所需的脉冲信号。

脉冲信号的电平理论上只有两个取值：高电平、低电平，占空比＝高电平时间/脉冲周期。在FPGA中产生数字脉冲信号时，要以一个固定采样率去产生数字脉冲采样序列，序列中各样本点的数值通常对应两个取值：+1或-1(归一化值)，序列中这两个数值的切换时刻就是脉冲的边沿。在FPGA中，当采样率与脉冲信号的频率不为整数倍关系时，脉冲边沿的时刻会落在两个采样时刻的中间某个位置，这时，这两个采样时刻的取值无论是取-1，还是取+1，都会导致实际边沿与理想边沿不一致，在时域上体现为脉冲边沿会在两个采样时刻的中间抖动，从而导致了实际产生的脉冲信号的边沿抖动。抖动误差的大小取决于FPGA中的采样率，例如当采样率为200MHz时，典型输出抖动为1/200MHz＝5ns。

在雷达、工业探伤等领域中，脉冲抖动直接影响了测量精度，例如在雷达中，1ns的抖动误差就会带来约0.3米的距离测量误差，对测量精度的伤害非常大。如何在FPGA中有效降低脉冲信号的输出抖动到ps以下(一般几百fs级)一直是需要突破的技术难题。

现有的脉冲信号降低抖动方法主要是通过“提高采样率”或者“改变脉冲信号的采样率”来实现。其中，“提高采样率”方式受到FPGA与DAC的采样率限制，很难有较大幅度的提升，现代FPGA与DAC很难通过提高采样率的方式将抖动降低到ps以下；“改变脉冲信号采样率”的方式一般是根据脉冲信号的频率来选择采样率，选择的采样率对应的周期正好可以整除脉冲周期，这种方式对特殊占空比的脉冲信号很有效，例如脉冲信号周期为100ns，占空比为1:2，则脉冲高电平与低电平的持续时间都为50ns，如果选择采样周期为5ns，则可以在数字域上消除抖动。但这种方式有一个非常明显的缺陷，即当占空比所对应的脉冲高电平时间或低电平时间与采样周期不为整数倍关系时，就会在上升沿或者下降沿中的一个边沿上存在抖动。因此，现有的通过“提高采样率”或“改变脉冲信号采样率”的方法仍不能完全避免抖动。

发明内容

本公开为了解决上述问题，提出了一种基于边沿控制的降低脉冲信号抖动方法及系统,在FPGA中通过实时数字信号处理方法实现降低脉冲信号输出抖动,主要在FPGA中通过脉冲边沿采样点数值控制、采样点数字平均来实现，针对FPGA与DAC能力范围内的任何频率、任何占空比的脉冲信号，无需提升或改变采样率，即可显著降低输出脉冲信号的抖动,可以实现对任何采样率下连续输出脉冲信号的降抖动，典型抖动可下降到500fs以下，降抖动效果明显。适用于雷达及电子设备中的脉冲信号降抖动处理，而且该方法通过FPGA数字信号处理软件来实现，控制灵活，能有效解决FPGA产生脉冲信号固有的抖动过大的问题。