[发明专利]一种片上系统

权利要求书

1.一种片上系统，其特征在于，所述片上系统包括通过系统总线连接的处理器和FPGA，其中，基于所述FPGA的逻辑资源实现：

多个外设实时时钟；

系统总线接口，连接所述多个外设实时时钟，并通过所述系统总线连接所述处理器，所述系统总线接口用于将所述处理器通过所述系统总线发送的外设地址信号映射成对应的所述外设实时时钟的寄存器地址信号，以对相应的所述外设实时时钟进行操作；

其中，所述外设实时时钟包括：

内部总线接口，连接所述系统总线接口；

控制器，连接所述内部总线接口，用于映射实时时钟内核的寄存器；

所述实时时钟内核，连接所述控制器，用于映射所述实时时钟内核的寄存器到所述处理器的外设地址空间中对应的地址位置，以使所述处理器通过控制所述外设地址空间中对应的地址位置的寄存器，实现对所述实时时钟内核的操作；

所述实时时钟内核包括：

寄存器模块，连接所述控制器，用于向所述控制器映射寄存器地址；

控制模块，连接所述寄存器模块；

时钟更新模块，连接所述寄存器模块和所述控制模块；

同步模块，连接所述时钟更新模块；

定时器模块，连接所述时钟更新模块和所述同步模块，所述定时器模块用于产生中断请求信号以请求所述处理器中断处理；

其中，所述系统总线接口包括地址译码单元，所述地址译码单元用于分析所述控制器映射的所述实时时钟内核的寄存器的地址深度，计算所述处理器的外设地址空间中映射一个所述实时时钟内核的寄存器所需的地址空间深度；以及分析预配置的实时时钟内核数量，计算出所有实时时钟内核的寄存器一共所使用的处理器的外部设备地址空间深度。

2.根据权利要求1所述的片上系统，其特征在于，

所述定时器模块为32位定时器模块。

3.根据权利要求1所述的片上系统，其特征在于，

所述寄存器模块包括数据寄存器、时钟匹配寄存器、当前时钟重载寄存器、控制寄存器、中断掩码设置和清除寄存器、原始中断状态寄存器和中断清除寄存器。

4.根据权利要求1所述的片上系统，其特征在于，

所述内部总线接口包括时钟信号端、复位信号端、片选信号端、地址信号端、使能信号端、读写控制信号端、读数据信号端和写数据信号端。

5.根据权利要求1所述的片上系统，其特征在于，

所述系统总线接口用于对所述处理器的外设地址空间进行译码，并在所述处理器中映射所述外设实时时钟的寄存器。

6.根据权利要求5所述的片上系统，其特征在于，

所述系统总线接口包括：

片选单元，连接所述系统总线和所述多个外设实时时钟，用于根据所述处理器发送的片选信息对相应的外设实时时钟进行使能；

数据通道，连接所述系统总线和所述多个外设实时时钟，用于所述处理器和所述多个外设实时时钟的数据交互。

7.根据权利要求6所述的片上系统，其特征在于，

所述地址译码单元连接所述系统总线和所述多个外设实时时钟，还用于将所述处理器通过所述系统总线发送的外设地址信号译码成对应的所述外设实时时钟的寄存器地址信号。

8.根据权利要求7所述的片上系统，其特征在于，

所述处理器还用于根据所述地址译码单元计算的地址深度，在地址空间中分配每个所述实时时钟内核的地址位置，从而实现所述处理器通过操作地址空间的实时时钟内核的寄存器，以对所述实时时钟内核进行操作。