[发明专利]半导体器件

说明书

一种半导体器件，所述半导体器件包括形成在基板的器件区域上方的电容器结构和缓冲层。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离所述基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形地覆盖所述下电极的内表面；所述上电极形成在所述介电质衬层上，延伸进入并填充到所述U形轮廓中，所述上电极包括顶部导电层。所述缓冲层形成在所述上电极的顶部导电层上，其中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。

技术领域

本公开涉及一种用于制造半导体器件，更具体地，涉及一种用于制造包括存储单元的半导体器件。

本申请要求于2018年12月14日提交的美国临时专利申请号62/779,512以及于2018年12月19日提交的美国临时专利申请号62/781,617的优先权，在此通过引用将其并入，并作为其一部分。

背景技术

现代集成电路(IC)设计为包含数百万个具有高器件密度的组件，例如晶体管，电容器，电阻器。例如，诸如DRAM(动态随机存取存储器)之类的半导体器件包括在半导体基板上限定的存储单元区域和外围电路区域。可以在存储单元区域中形成多个存储单元。每个单元可以包括单元晶体管和存储节点。外围电路区域可以包括用于执行诸如对存储单元区域中的存储单元的读取操作和写入操作之类的操作的各种外围电路。

为满足更高水平集成度的需求，需要减小集成电路组件的水平尺寸(或特征尺寸)。例如，在DRAM中使用的电容器形成为具有增加的垂直表面积的三维结构，从而可以减小电容器的水平尺寸。

高深宽比和复杂的结构可以通过执行大量的半导体制造流程来形成。因此，由于结构中的层的堆叠(通常产生异质材料界面)，施加到晶片的应力可能逐渐增加/累积。应力增加可能会影响后续过程。例如，结果可能发生晶片翘曲。

发明内容

根据一实施例，本公开的一个方面提供了一种半导体器件，所述半导体器件包括形成在基板的器件区域上方的电容器结构和缓冲层。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离所述基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形地覆盖所述下电极的内表面；所述上电极形成在所述介电质衬层上，延伸进入并填充到所述U形轮廓中，所述上电极包括顶部导电层。所述缓冲层形成在所述上电极的顶部导电层上，其中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。

根据一实施例，本公开的一个方面提供了一种半导体器件，其包括形成在基板的器件区域上的电容器结构。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形覆盖所述下电极的内表面；形成在所述介电质衬层上的上电极，所述上电极延伸进入并填充所述U形轮廓，所述上部电极包括顶部导电层，其中所述顶部导电层在所述下电极上方的部分具有更大的厚度。

根据一实施例，本公开的一个方面提供了一种方法，包括形成下电极，所述下电极具有远离基板地开口的U形轮廓；形成延伸进入U形轮廓并保形覆盖所述下电极的内表面的介电质衬层；在所述介电质衬层上形成上电极，所述上电极延伸进入并填充所述U形轮廓；在所述上电极的顶表面上沉积缓冲层，其中所述缓冲层的晶格常数大于所述上电极的顶部的晶格常数。

附图说明

为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。

图1示出了根据本公开的一些实施例的示例性半导体器件的截面图。

图2A至图2H示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。

图3示出了根据一些实施例的半导体结构的示例性合金形成过程。