[发明专利]输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统

说明书

本发明公开了一种输入输出逻辑电路，包括时钟模块，与所述时钟模块连接的第一传输电路和第二传输电路连接；在写数据时，所述第二传输电路用于接收写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路用于接收时钟信号，并将所述时钟信号延迟指定相位后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；在读数据时，所述第一传输电路用于接收时钟信号，将所述时钟信号延迟指定相位后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位后发往所述数据通路模块。本发明解决了中低密度FPGA芯片不能完成对PSRAM存储器访问的问题，并保证了高速传输的性能。

技术领域

本发明涉及电子技术领域，尤其涉及一种输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统。

背景技术

伪静态随机存储器(Pseudo Static Random Access Memory，简称PSRAM)是一种采用动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)的工艺和技术，实现类似于静态随机存取存储器(Static Random-Access Memory，简称SRAM)一样的随机存取存储器(Random Access Memory，简称RAM)。

现场可编程门阵列(简称FPGA)可在封装中内嵌PSRAM存储器，并通过物理层接口模块完成FPGA与PSRAM存储器之间的连接，实现对PSRAM存储器的高速访问。在现有的FPGA芯片中，不同时钟比例的物理层接口模块提供了不同的性能和资源平衡。其中，高时钟比例(如1：4)的物理层接口模块提供了高速传输的性能，而电路面积、资源和功耗大；低时钟比例(如1：1)的物理层接口模块提供了低功耗运行的性能，而传输速度和性能较低。可见，时钟比例越高，物理层接口电路越复杂，电路面积要求越大，功耗也随之增加。

由于FPGA与PSRAM存储器之间的物理层接口模块需要占用FPGA中的逻辑资源，而中低密度的FPGA的硬核功能模块相对较少，在使用中往往容易超过资源限制，或达不到性能要求，无法完成对PSRAM存储器的访问。

发明内容

本发明实施例提供了一种输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统，以解决了中低密度FPGA芯片无法完成对PSRAM存储器访问的问题，实现对高中低密度FPGA芯片的兼容。

一种输入输出逻辑电路，所述输入输出逻辑电路包括时钟模块、第一传输电路、第二传输电路；

所述时钟模块与分别与所述第一传输电路和第二传输电路连接；

所述时钟模块用于产生高速时钟信号和低速时钟信号，并将所述高速时钟信号和低速时钟信号发送至第一传输电路和第二传输电路；

当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下写入数据时，所述第二传输电路用于根据所述高速时钟信号接收数据通路模块发送的写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；

当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位，然后发往所述数据通路模块。

进一步地，所述第一传输电路包括第一串行器、第一输入输出延时可调电路、数字延时锁相环以及第一缓存；