[发明专利]一种沿斜率小的信号处理装置及方法

说明书

本发明提供了一种沿斜率小的信号处理装置，包括：倍频模块，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频；寄存器模块，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；门电路，其输入端连接所述寄存器模块的输出端，所述门电路用于对并行输出的所述第二信号进行逻辑运算以得到第三信号。本发明的装置对时钟频率clk倍频，例如测量频率时对计算频率计的主时钟倍频，然后复用倍频时钟对输入的信号采样、移位寄存，再进行门电路处理以得到第三信号。经过本发明的装置得到第三信号后再计数沿的个数，就实现了处理电平翻转太慢的信号时不受小噪声影响，从而使得处理结果更准确。

技术领域

本发明涉及信号处理领域，具体涉及一种沿斜率小的信号处理装置及方法。

背景技术

信号输入都存在噪声容限的问题，针对于沿斜率大的信号，即一个时钟周期内完成上升或者下降过程的信号，即使信号的采样时刻位于上升/下降的过程中，该时刻判断结果可能是低电平或者高电平，但是对于上升沿/下降沿的计数结果却不产生任何影响，因为信号在上升/下降前后保持低/高电平的时间必然大于一个时钟周期。

如果输入的信号电平翻转太慢，即沿斜率太小，即使输入的电压噪声比较小，也有可能对于沿的判断出错导致计算信号上升/下降次数不准确。也就是说，实际只有一个上升沿(或下降沿)的情况，FPGA的处理结果成为了不止一个沿，从而影响到最终结果。例如，在实际应用中，用逻辑芯片计数上升沿的方法测量频率时，出现计算上升/下降次数不准确的情况。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的一种沿斜率小的信号处理装置及方法。

依据本发明的一个方面，提供一种沿斜率小的信号处理装置，包括：

倍频模块，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频；

寄存器模块，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；

门电路，所述门电路的输入端连接所述寄存器模块的输出端，所述门电路用于对并行输出的所述第二信号进行逻辑运算以得到第三信号。

优选的，所述寄存器模块为移位寄存器。

优选的，所述移位寄存器包含多个串联的触发器，所述触发器的个数与所述倍频模块的倍频数一致。

优选的，所述门电路至少为或门电路或者与门电路。

优选的，每一个所述触发器的输出端均连接所述门电路的输入端，且位于前一级的所述触发器的输出端连接位于后一级的所述触发器的输入端，所述倍频模块的输出端分别连接每一个所述触发器的时钟端。

依据本发明的一个方面，提供一种沿斜率小的信号处理方法，包括：

接收时钟信号并对所述时钟信号进行倍频；

根据所述倍频后的时钟信号接收串行输入的第一信号后并行输出第二信号；

对并行输出的所述第二信号进行逻辑运算得到第三信号。

优选的，对所述时钟信号的倍频数与并行输出的所述第二信号的位数一致。

优选的，对所述第二信号进行逻辑运算至少包括：或运算或者与运算。

优选的，采用移位寄存器接收串行输入的第一信号后并行输出第二信号。

优选的，当并行输出的所述第二信号的每一位都为高电平时，待测信号为高电平，否则为低电平；当并行输出的所述第二信号的每一位都为低电平时，所述待测信号为低电平，否则为高电平。