[发明专利]纠错码电路、半导体存储器装置以及存储器系统

说明书

公开了纠错码电路、半导体存储器装置以及存储器系统。半导体存储器装置的纠错码电路包括校正子生成电路和纠正电路。响应于解码模式信号，校正子生成电路通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子。纠正电路接收所述码字，基于校正子纠正所述码字中的(t1+t2)个错误位的至少一部分，并输出纠正的消息。这里，t1和t2分别是大于0的自然数。

本申请要求于2018年12月17日提交到韩国知识产权局的第10-2018-0162883号韩国专利申请的优先权，所述韩国专利申请的公开通过整体引用包含于此。

技术领域

示例实施例涉及存储器装置，更具体地，涉及半导体存储器装置的纠错码(ECC)电路、半导体存储器装置和/或存储器系统。

背景技术

半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，DRAM)。DRAM的高速操作和成本效率使得DRAM用于系统存储器成为可能。由于DRAM的制造设计规则的持续缩减，DRAM中的存储器单元的位错误可能快速增加并且DRAM的良率会降低。

发明内容

一些示例实施例提供一种能够提高纠错能力并且能够高效地使用片上纠错码(ECC)的半导体存储器装置的ECC电路。

一些示例实施例提供一种能够提高纠错能力并且能够高效地使用片上ECC的半导体存储器装置。

一些示例实施例提供一种能够提高纠错能力并且能够高效地使用片上ECC的存储器系统。

根据一些示例实施例，一种半导体存储器装置的ECC电路包括：校正子生成电路，被配置为响应于解码模式信号通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子；以及纠正电路，被配置为接收所述码字，基于校正子纠正所述码字中的(t1+t2)个错误位的至少一部分，并且输出纠正的消息，其中，t1和t2是大于0的自然数。

根据一些示例实施例，一种半导体存储器装置包括：存储器单元阵列，包括连接到多条字线和多条位线的多个存储器单元；纠错码(ECC)电路，被配置为：通过基于生成矩阵对从存储器控制器接收的消息执行ECC编码来生成码字，基于来自存储器单元阵列的读取码字中的消息和第一奇偶校验位来生成校正子，基于校正子纠正所述读取码字中的(t1+t2)个错误位的至少一部分，并且输出纠正的消息，其中，t1和t2是大于0的自然数；以及控制逻辑电路，被配置为基于从存储器控制器接收的命令和地址控制ECC电路。

根据一些示例实施例，一种存储器系统，包括：半导体存储器装置；以及存储器控制器，被配置为控制半导体存储器装置，其中，半导体存储器装置包括：存储器单元阵列，包括连接到多条字线和多条位线的多个存储器单元；纠错码(ECC)电路，被配置为：通过基于生成矩阵对从存储器控制器接收的消息执行ECC编码来生成码字，基于来自存储器单元阵列的读取码字中的消息和第一奇偶校验位来生成校正子，基于校正子纠正所述读取码字中的(t1+t2)个错误位的至少一部分，并且输出纠正的消息，其中，t1和t2是大于0的自然数；以及控制逻辑电路，被配置为基于从存储器控制器接收的命令和地址控制ECC电路。

因此，半导体存储器装置获得具有t1位纠错能力的系统ECC引擎的码信息，具有t2位纠错能力的半导体存储器装置可在半导体存储器装置执行ECC解码时，通过选择性地使用与系统ECC引擎的码信息相关联的奇偶校验矩阵来纠正(t1+t2)个错误位。因此，半导体存储器装置可提高片上ECC引擎的纠错能力，并且可高效地使用片上ECC引擎。

附图说明

从以下结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。

图1是示出根据一些示例实施例的存储器系统的框图。