[发明专利]地址锁存器、显示装置及地址锁存方法

说明书

一种地址锁存器、显示装置和地址锁存方法。该地址锁存器包括写入控制电路、写入锁存电路、锁存控制电路、中间锁存电路和输出锁存电路。写入控制电路被配置为产生N个写入控制信号，N为大于等于2的正整数；写入锁存电路被配置为响应于N个写入控制信号，对接收的地址数据进行锁存，地址数据包括N个数据位，N个数据位分为M‑1个数据位组；锁存控制电路被配置为依次产生M个锁存控制信号，M为大于等于3的正整数；中间锁存电路被配置为响应于第1至M‑1个锁存控制信号，分时对写入锁存电路锁存的地址数据的第1至M‑1个数据位组进行锁存；输出锁存电路被配置为响应于第M个锁存控制信号，将中间锁存电路锁存的地址数据从地址锁存器输出。

技术领域

本公开的实施例涉及一种地址锁存器、显示装置及地址锁存方法。

背景技术

在设计地址锁存器时，为了保证地址传输的准确率，通常要严格控制信号的延迟时间，以防止地址传输发生错位。然而，在现有的地址锁存器中，往往由于配线过长等因素而很难将信号的延迟控制在一个时钟周期内，这最终会导致地址信号无法准确地传输。

发明内容

本公开至少一实施例提供一种地址锁存器，该地址锁存器包括写入控制电路、写入锁存电路、锁存控制电路、中间锁存电路和输出锁存电路，其中，所述写入控制电路被配置为产生N个写入控制信号，N为大于等于2的正整数；所述写入锁存电路连接到所述写入控制电路，且被配置为响应于所述N个写入控制信号，对接收的地址数据进行锁存，所述地址数据包括N个数据位，所述N个数据位分为M-1个数据位组；所述锁存控制电路被配置为依次产生M个锁存控制信号，M为大于等于3的正整数；所述中间锁存电路连接到所述写入锁存电路和所述锁存控制电路，且被配置为响应于所述M个锁存控制信号中的第1至M-1个锁存控制信号，分时对所述写入锁存电路锁存的所述地址数据的M-1个数据位组进行锁存；所述输出锁存电路连接到所述中间锁存电路和所述锁存控制电路，且被配置为响应于所述M个锁存控制信号中的第M个锁存控制信号，将所述中间锁存电路锁存的地址数据从所述地址锁存器输出。

例如，在本公开的实施例提供的地址锁存器中，所述写入锁存电路包括N个写入锁存子电路，所述N个写入锁存子电路中的每个写入锁存子电路被配置为分别响应于所述N个写入控制信号中的每个写入控制信号，依次开启以分别对所述地址数据的每个数据位进行锁存。

例如，在本公开的实施例提供的地址锁存器中，所述N个写入锁存子电路中的每个写入锁存子电路包括控制端、输入端和输出端，所述每个写入锁存子电路的控制端被配置为分别接收所述每个写入控制信号；所述每个写入锁存子电路的输入端连接到地址数据线以接收所述地址数据。

例如，在本公开的实施例提供的地址锁存器中，所述写入控制电路包括N个写入控制子电路，所述N个写入控制子电路一一对应连接到所述N个写入锁存子电路，所述N个写入控制子电路中的每个写入控制子电路被配置为分别产生所述N个写入控制信号中的每个写入控制信号。

例如，在本公开的实施例提供的地址锁存器中，所述N个写入控制子电路中的每个写入控制子电路包括控制端、输入端和输出端，所述每个写入控制子电路的控制端连接到写入时钟信号线以接收写入时钟信号，所述N个写入控制子电路的输出端一一对应连接至所述N个写入锁存电路的控制端，所述N个写入控制子电路中的第1个写入控制子电路的输入端连接到所述N个写入控制子电路中的第N个写入控制子电路的输出端，所述N个写入控制子电路中的第n个写入控制子电路的输出端连接到所述N个写入控制子电路中的第n+1个写入控制子电路的输入端，1≤n≤N-1，n是正整数。

例如，在本公开的实施例提供的地址锁存器中，所述中间锁存电路包括N个中间锁存子电路，所述N个中间锁存子电路一一对应连接到所述N个写入锁存子电路，所述N个中间锁存子电路分为M-1个中间锁存子电路组，所述M-1个中间锁存子电路组分别响应于所述第1至M-1个锁存控制信号，分别在第1至M-1时间对所述写入锁存电路锁存的所述地址数据的M-1个数据位组进行锁存。