[发明专利]可缩放多密钥总存储器加密引擎

说明书

本申请公开了可缩放多密钥总存储器加密引擎。一种处理器包括：处理器核，用于执行应用；密钥属性表(KAT)寄存器，用于存储与应用相关联的多个密钥标识符(KeyID)，其中KeyID标识加密密钥；选择电路，耦合至KAT寄存器，选择电路用于基于KeyID选择符(KSEL)从KAT寄存器中选择KeyID，其中KSEL与要执行对其的访问的存储器页相关联；高速缓存，耦合至处理器核，高速缓存用于存储存储器页的物理地址、数据和KeyID，其中KeyID是与存储器页相关联的属性；以及存储器控制器，耦合至高速缓存，用于在存储当高速缓存中的存储器页从高速缓存被驱逐到主存储器时基于由KeyID标识的加密密钥来加密存储器页的数据。

技术领域

本公开涉及计算机系统；更具体地，涉及对存储在计算机系统的存储器中的数据的保护。

背景技术

诸如在计算机上运行的硬件系统和软件系统的计算机系统通常具有未被检测到的漏洞，这些漏洞可以被硬件或软件攻击利用。例如，侧信道攻击可以利用计算机硬件系统中的缺陷以窃取有价值的数据。实现侧信道攻击的攻击者可以使用对计算系统的物理访问来获得信息。其他攻击可以包括通过互联网或其他通信网络接收的恶意计算机程序。攻击可以包括木马、病毒、蠕虫、间谍软件以及其他恶意软件。

附图说明

图1是根据一个实现方式的具有可缩放多密钥总存储器加密引擎的芯片上系统的高级框图。

图2是根据一个实现方式的密钥标识符选择电路的框图。

图3是根据一个实现方式的具有可缩放多密钥加密引擎的芯片上系统的框图。

图4是用于实现可缩放多密钥总存储器加密引擎的说明性方法的流程图。

图5A是示出根据一个实现方式的有序流水线以及寄存器重命名级、乱序发布/执行流水线的框图。

图5B是示出根据本公开的实现方式的可实现对多密钥密码引擎的硬件支持的处理器或集成电路的微架构的框图。

图6示出根据本公开的实现方式的实现对多密钥密码引擎的硬件支持的处理器或集成电路的微架构的框图。

图7是根据一个实现方式的计算机系统的框图。

图8是根据另一实现方式的计算机系统的框图。

图9是根据一个实现方式的芯片上系统的框图。

图10示出计算系统的框图的另一实现方式。

图11示出计算系统的框图的另一实现方式。

具体实施方式

当数据被从处理器传输到所存储的存储器时，加密引擎可以由系统用于加密数据。在一些加密引擎中，单个短时密钥可以用于加密要被加密的所有数据。在一些加密引擎中，多个密钥可以用于以不同方式加密存储器的不同部分。在加密引擎中使用多个密钥可以提供页级的加密粒度；意味着可以为要被加密的存储器的每个页选择密钥。存储器页可以是固定长度的连续的存储器块。以此方式，由一个应用使用的存储器可以仅可由该应用基于用于加密由应用访问的存储器的一个或多个加密密钥访问。