[发明专利]一种抗辐照DDS电路

说明书

本发明公开一种抗辐照DDS电路，属于集成电路技术领域。所述抗辐照DDS电路包括DDS内核，用于生成交织的数字正弦信号date1和date2；数字数据发送模块，输送数字正弦信号date1和date2至模拟接收级和DAC模块；动态校正电路，所述数字数据发送模块产生数据时钟dco至所述动态校正电路，所述动态校正电路的输出端产生选择信号至时钟延迟模块，所述动态校正电路、所述数字数据发送模块和所述时钟延迟模块构成负反馈回路。本发明通过引入负反馈回路，可在线校正由SET效应带来的相位偏移错误，而无需更新配置信号，简化了辐照应用时的电路配置及使用难度，可广泛应用于抗辐照DDS或相关大规模数模混合电路中。

技术领域

本发明涉及集成电路技术领域，特别涉及一种抗辐照DDS电路。

背景技术

DDS(Direct Digital Synthesizer，直接式数字频率合成器)是一种采用全数字方式频率、相位波形合成技术的器件。因其具有直接处理器控制、高速可编程配置、精密跳频与微调、稳定性好等特点，在雷达、宽带通讯及测控领域得到广泛应用，而抗辐照DDS作为一种特殊加固的器件更是在航天领域有着较大使用需求。

由于空间辐射环境的高能质子、中子的SET效应会造成器件的各种软错误，对于DDS而言SET效应会影响时钟或配置信号而造成输出数字信号相位偏移，从而导致后级DAC采样错误；由于工作速率较快，传统的TMR加固方式无法及时修正偏移量。

发明内容

本发明的目的在于提供一种抗辐照DDS电路，以解决传统DDS容易受SET效应影响产生输出数字信号相位偏移，导致后级DAC采用错误的问题。

为解决上述技术问题，本发明提供一种抗辐照DDS电路，包括：

DDS内核，生成交织的数字正弦信号data1和data2；

数字数据发送模块，输送数字正弦信号data1和data2至模拟接收级和DAC模块；

所述抗辐照DDS电路还包括：

动态校正电路，所述数字数据发送模块产生数据时钟dco至所述动态校正电路，所述动态校正电路的输出端产生选择信号至时钟延迟模块，所述动态校正电路、所述数字数据发送模块和所述时钟延迟模块构成负反馈回路。

可选的，所述动态校正电路包括反相器、D触发器DEF1、D触发器DEF2、异或门XOR、与门AND和N位计数器；

所述D触发器DEF1的C输入端和所述反相器输入端均连接模拟接收时钟Sysclk/2，所述D触发器DEF1和所述D触发器DEF2的D输入端均连接数据时钟dco，所述反相器输出端接所述D触发器DEF2的C输入端；

所述D触发器DEF1和所述D触发器DEF2的Q输出端分别连接所述异或门XOR的两个输入端，输出端连接所述与门AND的一个输入端，所述与门AND的另一个输入端连接功能使能信号en；

所述与门AND输出端连接所述N位计数器的使能端EN，所述N位计数器的CLK端连接计数器时钟Count_clk。

可选的，所述数据时钟dco的相位与所述DDS内核输出的数字正弦信号data1和data2相同。

可选的，所述模拟接收时钟Sysclk/2与所述模拟接收级的接收时钟频率相同，相位相同。

可选的，所述功能使能信号en用于控制所述动态校正电路的功能使能。

可选的，所述计数器时钟Count_clk为DDS内核时钟的M分频时钟，其中M选择根据实际需要确定，M＝1、2或4。

可选的，所述N位计数器的N值由所述时钟延迟模块的级数确定，数值2N大于所述时钟延迟模块的级数。