[发明专利]占空比50%的连续整数分频器及包括其的锁相环电路

说明书

本发明涉及占空比50％的连续整数分频器及包括其的锁相环电路，涉及半导体集成电路设计，通过在现有的占空比非50％的连续整数分频器的外围添加D触发器单元和逻辑门电路，对占空比非50％的连续整数分频器输出的占空比非50％的连续分频时钟信号进行延时及逻辑运算即可实现占空比为50％的任意连续分频的时钟信号，首先电路结构简单，其次在现有电路的外围添加模块，因此成本低，再次其可根据需求选择添加的外围电路模块的个数而实现任意分频，因此适用性强。

技术领域

本发明涉及半导体集成电路设计，尤其涉及占空比50％的连续整数分频器及包括其的锁相环电路。

背景技术

为了使不同电子部件或装置之间的信号处理同步，通常采用系统时钟来为装置时序以用于不同部件或装置之间的适当的数据或信号操作。通常，通过锁相环(PLL)来建立系统时钟。

因此，在模拟电路中广泛地使用锁相环电路，在锁相环电路中会用到M分频器、N分频器和O分频器；目前现有技术能够实现的是M、N分频器连续分频，但是占空比不是50％，而是为1与M、N分频器的分频数的商；O分频能够实现占空比50％的分频，但是只能1、2、4、8……2^n-1分频，其中n为2进制的bit位。随着科技的进步，客户需求越来越高，这些都限制了锁相环的使用。例如，有的客户会要求锁相环的输出能够实现连续整数分频并且占空比为50％。

发明内容

本发明的目的在于提供一种占空比50％的连续整数分频器，以增强分频器的适用性。

本发明提供的一种占空比50％的连续整数分频器，包括：占空比非50％的连续整数分频器，用于接收一时钟信号CLK和一输入控制信号CB，输出占空比非50％的连续分频时钟信号CLK1；D触发器单元，接收所述时钟信号CLK和所述占空比非50％的连续分频时钟信号CLK1，输出至少一时钟信号CLKx，x为大于1的整数；以及逻辑或门，接收所述占空比非50％的连续分频时钟信号CLK1及所述至少一时钟信号CLKx，输出占空比为50％的输出时钟信号CLKout。

更进一步的，所述时钟信号CLK为占空比为50％的连续脉冲时钟信号，所述至少一时钟信号CLKx为占空比非50％的连续分频时钟信号，并所述至少一时钟信号CLKx为对占空比非50％的连续分频时钟信号CLK1延时后的时钟信号。

更进一步的，所述时钟信号CLK的频率大于占空比非50％的连续分频时钟信号CLK1的频率以及所述至少一时钟信号CLKx的频率，占空比为50％的输出时钟信号CLKout的频率与占空比非50％的连续分频时钟信号CLK1的频率相同。

更进一步的，所述占空比非50％的连续整数分频器的分频数与占空比50％的连续整数分频器的分频数相同。

更进一步的，所述占空比非50％的连续整数分频器的分频数由输入控制信号CB控制。

更进一步的，所述D触发器单元包括至少一个D触发器，所述至少一个D触发器级联连接，第一个D触发器接收所述占空比非50％的连续分频时钟信号CLK1和所述时钟信号CLK，用于将所述占空比非50％的连续分频时钟信号CLK1延时，输出第一延时时钟信号CLK2，后续的每一D触发器连接位于其前的一D触发器，并其D输入端接收来自位于其前的D触发器的Q端的输出信号和所述时钟信号CLK，并将位于其前的D触发器的Q端的输出信号延时，依次输出第二延时时钟信号CLK3至第X-1延时时钟信号CLKx。

更进一步的，占空比50％的连续整数分频器的分频数n为偶数时，所述D触发器的个数为(n-2)/2，n为大于2的偶数。

更进一步的，所述(n-2)/2个D触发器为上升沿触发的D触发器。

更进一步的，所述D触发器单元中的每一上升沿触发的D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至所述逻辑或门。