[发明专利]控制处理器中的功率状态降级

说明书

本申请公开了控制处理器中的功率状态降级。在实施例中，用于降级的处理器包括用于执行指令的多个核以及降级控制电路。降级控制电路用于：针对多个核中的每个核，确定该核中的功率状态中断事件的平均计数；确定该多个核的平均计数的总和；判定第一核的平均计数是否超过第一降级阈值；判定多个核的平均计数的总和是否超过第二降级阈值；以及响应于第一核的平均计数超过第一降级阈值并且平均计数的总和超过第二降级阈值的判定，执行对第一核的功率状态降级。描述了其他实施例并要求它们的权利。

技术领域

实施例总体上涉及计算机处理器。更具体地，实施例涉及计算机处理器中的功率管理。

背景技术

半导体处理和逻辑设计的进步已允许可在集成电路设备上存在的逻辑数量的增长。结果是，计算机系统配置已从系统中的单个或多个集成电路演进到各个集成电路上的多个硬件线程、多个核、多个器件和/或完整系统。进一步地，随着集成电路的密度增长，对计算系统的功率要求也已提高。结果是，存在对与集成电路相关联的能效和节能的迫切需求。

附图说明

图1是根据本发明的实施例的系统的部分的框图。

图2是根据本发明的实施例的处理器的框图。

图3是根据本发明的另一实施例的多域处理器的框图。

图4是包括多个核的处理器的实施例。

图5是根据本发明的一个实施例的处理器核的微架构的框图。

图6是根据另一实施例的处理器核的微架构的框图。

图7是根据又一实施例的处理器核的微架构的框图。

图8是根据更进一步的实施例的处理器核的微架构的框图。

图9是根据本发明的另一实施例的处理器的框图。

图10是根据本发明的实施例的代表性SoC的框图。

图11是根据本发明的实施例的另一示例SoC的框图。

图12是可以与实施例一起使用的示例系统的框图。

图13是可以与实施例一起使用的另一示例系统的框图。

图14是代表性计算机系统的框图。

图15A-图15B是根据本发明的实施例的系统的框图。

图16是图示根据实施例的用于制造集成电路以执行操作的IP核开发系统的框图。

图17A-图17B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。

图18A-图18D是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。

图19是根据本发明的一个实施例的寄存器架构的框图。

图20A是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。

图20B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。

图21A-图21B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个。

图22是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图。

图23-图24是示例性计算机架构的框图。

图25是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。