[发明专利]一种基于FPGA纳秒时间戳的高速数据包采集系统及方法

说明书

本发明公开了一种基于FPGA纳秒时间戳的高速数据包采集系统及方法，所述系统通过FPGA实现，包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；以太网接收解析模块，用于对以太网数据接收和协议解析；延迟模块，用于延迟解析后的数据包；基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统基线时间；时钟模块，用于实现纳秒级相对时间戳的计时；时间戳添加模块，用于将基线时间和相对时间戳相加获得的时间戳加入到数据包上；FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将数据高速传输至DDR；DMA，用于将DDR中加入时间戳的数据包以DMA的方式发送至服务器。

技术领域

本发明涉及高速网络数据采集领域，涉及一种基于FPGA纳秒时间戳的高速数据包采集系统及方法。

背景技术

随着高速网络的快速发展，网络流量迅速进入10Gbps、20Gbps、40Gbps甚至100Gbps以上，对高速网络流量的采集和留存常采用数据包回溯的手段来用于安全分析、内容审计以及网络故障判定，但针对于此种体量的网络的全流量留存系统的实现有着极大的挑战。现有的高速(10Gbps及以上速率)网络数据采集器，采用网卡加CPU软件处理的方式，这种方法对于以太网64字节的小包线速难以达到100％(一般线速为60％以下)，并且时间戳不精确，无法为每个数据包加上精准时间戳，无法准备回溯数据包到来的先后顺序，影响了全流量留存系统的功能实现。

而FPGA经过几十年飞速发展，已逐渐成为高速数据处理系统的主流平台之一，由于其可并行、高吞吐率的突出优点，广泛应用于网络通信各个领域。现有的CPU+NIC结构的全流量留存系统，存在时间戳不精准导致不能准确按照数据包真实到来顺序进行回溯等问题。

发明内容

本发明的目的在于克服上述技术缺陷，提出了一种基于FPGA的具有纳秒时间戳精度的高速数据传输采集系统和方法，该系统用于高速采集网络数据包采集，可为每个数据包加上纳秒精度时间戳；对于一路10Gbps或25Gbps的高速网络数据，均可实现线速加入纳秒精度的时间戳，并可把数据实时导入服务器内存。

为了实现上述目的，本发明提出了一种基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于：所述系统通过FPGA实现，所述系统包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；

所述以太网接收解析模块，用于实现对以太网数据的接收和协议解析；

所述延迟模块，用于对解析后的数据包进行延迟；

所述基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统的基线时间；

所述时钟模块，用于实现纳秒级相对时间戳的计时；

所述时间戳添加模块，用于将基线时间模块输出的基线时间和时钟模块输出的相对时间戳相加获得时间戳，将时间戳加入到数据包上；

所述FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将转换后数据高速传输至DDR；

所述DMA，用于将DDR中的加入时间戳的数据包以DMA的方式发送至服务器。

作为上述系统的一种改进，所述解析后的数据包包括：以太帧数据流及一组用于标志包开始、结束、数据有效的控制信号。

作为上述系统的一种改进，所述FPGA中设置一个8字节可读写寄存器，通过服务器设置该寄存器，标识当前的网络时间，所述基线时间模块读取该寄存器，获取当前的网络时间。

作为上述系统的一种改进，所述基线时间为输入的GPS时间或IEEE 1588时间。

作为上述系统的一种改进，所述时钟模块包括高速时钟和计数器；