[发明专利]一种面向硬件逻辑设计的需求建模与验证方法

权利要求书

1.一种面向硬件逻辑设计的需求建模与验证方法，其特征在于，包括如下步骤：

步骤1：获取需求分析阶段划分的功能模块，并将所述功能模块代码填入对应样式的表格中；

所述表格包括端口变量列表、顶层模块表格、例化模块表格、嵌套模块表格；所述端口变量列表，模块中所有的端口变量和定义变量都要声明在此列表；所述的顶层模块表格，用于描述顶层模块的功能，是所有模块的入口，顶层模块与例化模块相连；所述的例化模块表格，用于描述子模块的功能，例化模块再与子例化模块相连；所述的嵌套模块表格，用于描述功能复杂模块的子分支，嵌套在当前模块中；

步骤2：分析填充的、以多样式描述不同功能Verilog HDL语句的表格，记录同模块间表格的嵌套关系和不同模块间端口的实例化关系；

步骤3：根据Verilog HDL语法规则，对代码进行语法和逻辑审查；

步骤4：根据模块实例化关系，由模块代码生成保存时序运行逻辑的文档；

步骤5：在不同的时钟沿下调用时序运行逻辑的文档，使用表格显示对不同时钟沿时刻代码所处的逻辑分支的具体位置；

步骤6：对验证逻辑正确后的所述代码进行整合操作，生成表格填充对应的VerilogHDL代码框架。

2.根据权利要求1所述一种面向硬件逻辑设计的需求建模与验证方法，其特征在于，步骤2的具体实现方法为：

步骤2.1，若填充端口变量列表，首先设置列表中第一行的一列作为标识列，此标识列中每行的数值决定此行的端口或变量是否需进行例化；若单元格的内容填充值为Y，则属于例化端口或变量，若单元格内容为N，则不属于例化端口和变量；

步骤2.2，所有模块表格用相应的模块名进行表示，若是顶层模块和例化模块则直接命名，若是嵌套模块则采用主模块名_嵌套模块的命名方式。

3.根据权利要求2所述一种面向硬件逻辑设计的需求建模与验证方法，其特征在于，步骤3的具体实现方法为：

步骤3.1，从所述端口变量列表中查找变量并记录类型，根据Verilog HDL语法规则在对应模块表中进行搜索，输出不符合语法规则的审查结果；

步骤3.2，所述的模块表格中，若存在if分支，则使用N-S图形式，强制填写T和F分支；若存在case分支，则默认最后一个条件为default。

4.根据权利要求3所述一种面向硬件逻辑设计的需求建模与验证方法，其特征在于，步骤4的具体实现方法为：

步骤4.1，根据端口变量列表的例化端口来反推各模块间的例化关系，生成以顶层模块为首的自顶向下的模块间例化关系；

步骤4.2，将同一模块的所有表格数据进行封装，使模块代码结构顺序化；

步骤4.3，根据步骤4.1的例化关系和步骤4.2的封装数据，生成保存模块间时序运行逻辑的文档。

5.根据权利要求4所述一种面向硬件逻辑设计的需求建模与验证方法，其特征在于，步骤5的具体实现方法为：在不同的时钟沿调用步骤4.3生成的模块间时序运行逻辑文档，根据不同时钟沿时刻代码所处的逻辑分支，在相应单个表格或多个表格中高亮显示，对不同时钟沿时刻代码逻辑分支走向进行直观显示与预判。

6.根据权利要求5所述一种面向硬件逻辑设计的需求建模与验证方法，其特征在于，步骤6的具体实现方法为：根据Verilog HDL语法规则，对验证逻辑正确后的表格以及模块间例化关系，进行整合操作，建立一个与表格填充内容对应的Verilog HDL代码，得到满足需求分析阶段设计的代码框架。