[发明专利]半导体结构及其制作方法

说明书

本发明涉及一种半导体结构及其制作方法，半导体结构的制作方法包括：提供依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层，且与所述基底电连接；在所述第二介质层内形成通孔，所述通孔暴露出所述第一导电插塞顶面；在所述通孔侧壁形成牺牲层；在所述牺牲层所包围的区域内形成第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，以形成间隙。本发明能够减小相邻导电插塞之间的寄生电容，简化工艺步骤，提高了生产效率。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。

背景技术

半导体器件是现有电子设备的重要组成部分，半导体器件的基础性能会对用户的使用体验产生较大的影响。使用体验的决定因素包括电子设备的运行速率，而减小半导体器件的电阻电容延迟是提高电子设备的运行速率的方法之一。

但随着集成电路芯片中器件特征尺寸的不断减少，导致同一层相邻的金属互连线离得越来越近，这使得电阻电容延迟在所难免；且随着器件尺寸的较小，现有金属互连工艺的难度增加。因此，需要一种新的半导体结构制作工艺，以进一步降低由寄生电容造成的电阻电容延迟。

发明内容

本发明解决的技术问题为如何提供一种工艺简单、且成品性能良好的半导体结构制作工艺，及该工艺对应的半导体结构。

为解决上述技术问题，本发明提供一种半导体结构的制作方法，包括：提供依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层；在所述第二介质层内形成通孔，所述通孔暴露出所述第一导电过孔顶面；在所述通孔侧壁形成牺牲层；在所述牺牲层所包围的区域内形成第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，以形成间隙。

另外，所述牺牲层的材料包括光刻胶或者底层抗反射涂层、介电抗反射层或非晶氟化碳。

另外，所述去除牺牲层和位于所述牺牲层正下方的所述第一介质层，包括：采用灰化工艺，去除所述牺牲层；在所述灰化工艺之后，采用干法刻蚀工艺，刻蚀去除位于所述牺牲层正下方的所述第一介质层。

另外，所述去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，包括：采用第一无掩膜干法刻蚀工艺，刻蚀去除所述牺牲层；在所述第一无掩膜干法刻蚀工艺之后，采用第二无掩膜干法刻蚀工艺，刻蚀去除位于所述牺牲层正下方的所述第一介质层。

另外，所述第一无掩膜干法刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述牺牲层的刻蚀速率大于对所述第二导电插塞的刻蚀速率；所述第二无掩膜干法刻蚀工艺对所述第一介质层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述第一介质层的刻蚀速率大于对所述第二导电插塞的刻蚀速率。

另外，所述第一介质层的材料包括低介质材料，所述第二介质层的材料包括氧化硅、氮氧化硅或碳氮氧化硅。

另外，所述在所述通孔侧壁形成牺牲层，包括：在所述通孔底部以及侧壁形成牺牲膜，且所述牺牲膜还位于所述第二介质层顶部表面；刻蚀去除位于所述通孔底部以及所述第二介质层顶部表面的所述牺牲膜，剩余所述侧壁牺牲膜作为所述牺牲层。

另外，采用化学气相沉积工艺形成所述牺牲膜。

另外，形成所述的第二导电插塞，包括：在所述牺牲层侧壁、所述通孔底部以及所述第二介质层顶部形成电镀种子层；采用电镀工艺，在所述电镀种子层上形成填充满所述通孔的电镀层，去除高于所述第二介质层顶部的所述电镀层以及所述电镀种子层，剩余所述电镀层以及剩余所述电镀种子层作为所述第二导电插塞。