[发明专利]制造用于集成电路的光微影遮罩的方法

说明书

一种制造用于一集成电路的一光微影遮罩的方法包括对一集成电路遮罩布局执行一光学近接校正(OPC)处理以产生一经校正遮罩布局。该方法进一步包括对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC‑ILT增强的遮罩布局。该方法亦包括对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC‑ILT增强的遮罩布局。

技术领域

本揭示是有关于一种合成方法，特别是关于一种用于晶圆目标调整的遮罩数据合成方法。

背景技术

在集成电路(integrated circuit；IC)设计期间，针对IC处理的不同步骤，产生IC的许多IC布局。该些布局包括对应于在晶圆上制造的结构的几何形状。布局可为投影(例如成像)在晶圆上以产生IC的遮罩布局。光微影制程将遮罩布局的图案转印至晶圆，从而仅将蚀刻、植入或其他步骤应用于晶圆的预定义区域。将遮罩布局的图案转印至晶圆可能导致遮罩布局数据缺陷，此为半导体制造中的主要挑战。可应用光学近接校正(opticalproximity correction；OPC)操作来减少光遮罩布局数据缺陷。

除了OPC之外，亦可将逆光微影技术(inverse lithographic technology；ILT)，即光微影制程的逆制程，应用于遮罩布局，以补偿(例如校正或增强)由光微影制程引起的缺陷。光微影制程可能并非线性的，且在ILT-OPC校正及增强之后的遮罩布局可能会在晶圆上的IC布局中产生缺陷，且因此需通过迭代过程对遮罩布局进行额外的校正。在额外校正的每一迭代中，对遮罩布局执行修改，且在修改之后，将遮罩布局投影至晶圆上以在晶圆上产生IC布局，并检查IC布局是否存在缺陷。尽管可通过模拟来执行遮罩布局的修改及投影，但额外的校正可能需要更改ILT-OPC经校正遮罩布局、在晶圆上投影遮罩布局及检查晶圆上产生的IC布局是否存在缺陷的若干次迭代。因此，对遮罩布局进行额外校正以使得具有额外经校正遮罩布局在晶圆上不产生缺陷可能需要若干次迭代且可能非常耗时。因此，对于光学及非光学光微影而言，需要高效的遮罩布局校正制程。

发明内容

本揭露的一实施方式为一种用于制造用于一集成电路的一光微影遮罩的方法，包含以下步骤：对一集成电路遮罩布局执行一光学近接校正(OPC)处理以产生一经校正遮罩布局；对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC-ILT增强的遮罩布局；以及使用一卷积神经网络验证该OPC-ILT增强的遮罩布局。

附图说明

当结合附图阅读时，自以下详细描述将最佳地理解本揭示。须强调，根据行业中的标准实践，各种特征未按比例绘制，且仅用于说明目的。实际上，为了清楚起见，各种特征的尺寸可能任意增大或减小。

图1说明集成电路制造流程的示意图；

图2A说明用于增强光微影遮罩的示意性过程；

图2B说明根据本揭示一些实施例的用于产生增强的光微影遮罩的数据库的例示性系统；

图3说明根据本揭示一些实施例的用于增强光微影遮罩的例示性过程；

图4A说明根据本揭示一些实施例的例示性卷积神经网络；

图4B及图4C分别说明根据本揭示一些实施例的卷积神经网络的例示性减少取样过程及例示性减少取样滤波器；

图4D及图4E分别说明根据本揭示一些实施例的卷积神经网络的例示性增加取样过程及例示性增加取样模式；

图5说明根据本揭示一些实施例的例示性卷积神经网络；

图6说明根据本揭示一些实施例的用于训练卷积神经网络的例示性训练系统；

图7说明根据本揭示一些实施例的用于制造光微影遮罩的例示性过程的流程图；