[发明专利]半导体器件及其制造方法及包括该半导体器件的电子设备

说明书

公开了一种半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，半导体器件包括沟道部、在沟道部的相对两侧与沟道部相接的源/漏部以及与沟道部相交的栅堆叠。沟道部包括沿相对于衬底的竖直方向延伸的第一部分以及沿相对于衬底的横向方向从第一部分分别向着相对两侧延伸的第二部分。

技术领域

本公开涉及半导体领域，更具体地，涉及具有树状沟道结构的半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

提出了各种不同的结构来应对半导体器件进一步小型化的挑战，例如鳍式场效应晶体管(FinFET)以及多桥沟道场效应晶体管(MBCFET)。对于FinFET，随着其进一步缩小，鳍片的高度可以越来越高，以便在节省面积的同时获得足够的驱动电流。但是，如果鳍片高度过大，则会带来很多问题，例如鳍片坍塌、间隙填充、刻蚀形貌控制等。对于MBCFET，出于栅金属填充的目的，其中包括的纳米片之间的间隔不能继续缩小，且自加热问题变得严重。另外，与FinFET不同，MBCFET的高度并不能用来增强器件性能。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种半导体器件及其制造方法以及包括这种半导体器件的电子设备，以便在器件进一步缩小时能够获得可靠的性能。

根据本公开的一个方面，提供了一种半导体器件，包括沟道部、在沟道部的相对两侧与沟道部相接的源/漏部以及与沟道部相交的栅堆叠。沟道部包括沿相对于衬底的竖直方向延伸的第一部分以及沿相对于衬底的横向方向从第一部分分别向着相对两侧延伸的第二部分。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置用于隔离层的第一牺牲层；在第一牺牲层上设置至少一个用于栅堆叠的第二牺牲层和至少一个第一有源层的交替叠层；在第一牺牲层和所述叠层中形成沿第一方向延伸的沟槽，所述沟槽暴露出衬底的表面；在沟槽中衬底的表面形成填充部，所述填充部至少在上部包括与第一有源层相接的第二有源层；将所述叠层以及所述叠层中的沟槽中形成的填充部构图为在衬底上沿第一方向延伸的脊状结构；去除第一牺牲层；在衬底上所述脊状结构下方围绕所述填充部形成隔离层；去除第二牺牲层；在隔离层上形成沿第二方向延伸从而与第一有源层、第二有源层相交的栅堆叠；去除第一有源层和第二有源层被栅堆叠露出的部分；以及在衬底上栅堆叠在第一方向上的两侧形成与第一有源层和第二有源层相接的源/漏部。

根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。

根据本公开的实施例，沟道部可以是树状结构。沟道部的第一部分可以类似于鳍式场效应晶体管(FinFET)中的鳍片，而沟道部的第二部分可以类似于纳米片场效应晶体管(FET)或多桥沟道场效应晶体管 (MBCFET)中的纳米片。因此，根据本公开实施例的半导体器件可以具有FinET以及纳米片FET或MBCFET两者的优点。在该半导体器件中可以由沟道部的第一部分和第二部分同时来提供电流驱动能力，因此可以改进器件性能，并可以节省面积。而且，由于鳍片可以连接至衬底，因此散热性能可以由于MBCFET。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至19(b)示出了根据本公开实施例的制造半导体器件的流程中部分阶段的示意图，其中，图1至6、7(a)、7(b)、8(a)、8(b)、9、10、 11(b)、16(a)、17(a)、18(a)、19(a)是沿AA′线的截面图，图11(a)和13(a) 是俯视图，图11(c)、12(a)、13(b)、16(b)、17(b)、18(b)、19(b)是沿BB′线的截面图，图11(d)、12(b)、13(c)、14(a)、15、16(c)、17(c)、18(c)是沿CC′线的截面图，图14(b)、16(d)、17(d)、18(d)是沿DD′线的截面图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式