[发明专利]通过刷新预测的经提高刷新传输效率

说明书

本文中描述用于存储装置中通过刷新预测的经提高刷新传输效率的装置和技术。可以在缓冲区中存储来自用户数据写入的用户数据。存储在所述缓冲区中的所述用户数据的大小可以小于经受所述写入的存储装置的写入宽度。此大小差产生缓冲区可用空间。可以预测刷新触发。响应于所述刷新触发的预测，可以封送额外数据。所述额外数据的大小小于或等于所述缓冲区可用空间。可以在所述缓冲区可用空间中存储所述额外数据。响应于所述刷新触发，可以将所述缓冲区的内容写入到所述存储装置。

技术领域

本发明涉及存储器装置，具体地说，涉及通过刷新预测的经提高刷新传输效率。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。

非易失性存储器可在不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。

两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每个存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。

NOR和NAND架构半导体存储器阵列均通过解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元便使其数据值置于位线上，从而依据特定单元经编程的状态而使不同电流流动。在NAND架构半导体存储器阵列中，将高偏置电压施加到漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线，以使每一群组的未选定存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。电流随后从源极线通过每个串联耦合的群组流动到位线，仅受每个群组中的选定存储器单元限制，从而使选定存储器单元的当前经编码数据值置于位线上。

NOR或NAND架构半导体存储器阵列中的每个快闪存储器单元可个别地或共同地编程到一个或数个经编程状态。例如，单层级单元(SLC)可表示两个经编程状态(例如，1或0)中的一个，表示一个数据位。

然而，快闪存储器单元也可表示超过两个经编程状态中的一个，从而允许制造较高密度的存储器而不增加存储器单元的数目，因为每个单元可表示超过一个二进制数字(例如，超过一个位)。此类单元可称为多状态存储器单元、多数位单元或多层级单元(multi-level cell，MLC)。在某些实例中，MLC可以指每单元可存储两个数据位(例如，四个经编程状态中的一个)的存储器单元，三层级单元(triple-level cell，TLC)可以指每单元可存储三个数据位(例如，八个经编程状态中的一个)的存储器单元，且四层级单元(quad-level cell，QLC)可每单元存储四个数据位。MLC在本文中以其较广泛情形使用，可以指每单元可存储多于一个数据位(即，可表示超过两个经编程状态)的任何存储器单元。