[发明专利]一种高速计数和比较电路及其方法

说明书

本发明公开了一种高速计数和比较电路及其方法，该电路包括低频计数器、高频计数器、使能控制模块、时钟分频器与计数预设值分配模块；当外部计数使能信号启动时，根据所预设的默认输入值，设定低频计数器和高频计数器的预设默认值；当内部计数使能信号有效时，低频计数器开始计数；当低频计数器完成信号有效时，高频计数器开始计数；当高频计数器完成信号有效时，控制使能信号有效、内部计数使能信号无效，同时对低频计数器、高频计数器进行复位。本发明能降低计数器的时钟频率，降低组合逻辑电路的复杂度，从而在低节点的工艺条件下，实现电路的高性能。

技术领域

本发明属于集成电路技术领域，特别涉及一种高速计数和比较电路及其方法。

背景技术

在数字集成电路中，经常需要实现这样的功能：对时钟进行计数，当时钟计数达到一定的数值时，输出一个使能控制信号，触发后续电路的功能。这样的电路，传统上是用D触发器组电路、加法逻辑电路和比较器电路实现的，如图1所示。图1电路的工作原理如下：在系统复位时，通过预设默认输入值，得到比较器一端的固定输入。D触发器组的输出，是当前计数器的计数值。D触发器组的输入，是加法器或者寄存器加一的组合逻辑。随着时钟的翻转，D触发器组输出值将会进行加法操作。同时，D触发器组的输出值会与比较器一端的默认值进行比较；当D触发器组的输出值，超过预设默认输入值时，就会对后续电路产生使能控制信号。

在实际的电路实现中，随着计数器(D触发器组)位数的增加，由EDA工具综合所形成的加法器的功耗与面积也会增加。更为重要的是，欲在一个时钟周期内同时实现计数、比较功能，对于位宽较大的电路，在低工艺节点下已经不能满足时序要求。因此，上述传统电路，就成为这一类数字电路设计的瓶颈，直接影响到整个数字电路的性能。

发明内容

本发明为了克服现有电路的上述缺点，提供一种高速计数和比较电路及其方法，以期能降低计数器的时钟频率，降低组合逻辑电路的复杂度，从而在低节点的工艺条件下，实现电路的高性能。

为了实现上述目的，本发明采用的技术方案是：

本发明一种高速计数和比较电路的特点包括：低频计数器、高频计数器、使能控制模块、时钟分频器与计数预设值分配模块；

所述时钟分频器接收外部时钟信号并进行分频处理，产生分频时钟信号，输出到所述低频计数器；

所述使能控制模块接收外部计数使能信号，并在外部计数使能信号有效时，控制所述计数预设值分配模块根据所存储的预设默认值以及当前时钟周期，确定低频计数器的低频预设默认值以及高频计数器的高频预设默认值；其中，所述高频预设默认值在高频计数的输出寄存器中的存储形式为所述高频计数器的输出寄存器的前N位置“1”，其余位置“0”，N为所述高频计数器的输出寄存器的位宽与所述高频预设默认值之差；

所述计数预设值分配模块完成默认值设置后，所述使能控制模块将内部计数使能信号置为有效；使得所述低频计数器根据所述分频时钟信号从零开始计数，当所述低频计数器达到低频预设默认值时，所述低频计数器完成计数，并产生低频计数完成标志信号，分别输出到所述高频计数器与使能控制模块；

所述高频计数器接收低频计数完成标志信号后，所述高频计数器根据所接收到的外部时钟信号采用移位寄存器的方式开始计数，当高电平“1”移位到高频计数器的输出级时，表示所述高频计数器计数完成，并产生高频计数器完成标志信号，输出到所述使能控制模块；

所述使能控制模块接收所述低频计数完成标志信号和高频计数完成标志信号后，输出有效的使能控制信号到外部电路；并将所述内部计数使能信号置为无效，不再接收外部的时钟信号；同时对低频计数器和高频计数器进行复位，即相应寄存器组的初始值均置为“0”；从而完成当前时钟周期的计数与比较功能。

本发明一种高速计数和比较方法的特点是按如下步骤进行：

步骤1、外部的时钟信号进行分频处理后产生分频时钟信号；