[发明专利]三维存储器及其制造方法

说明书

本发明涉及一种三维存储器及其制造方法。该三维存储器包括：衬底；导电层，埋设于所述衬底中；堆叠结构，位于所述衬底上；以及穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括沟道层，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述导电层的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述导电层中的另一侧的横向尺寸，其中所述横向尺寸为所述沟道层在平行于所述衬底表面的方向的尺寸。

技术领域

本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器及其制造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模生产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。常见的三维存储器有3D NAND闪存。三维存储器通常包括由两种材料层交替堆叠起来的堆叠结构，以及在该堆叠结构中形成的沟道孔、栅线隔槽等结构。为了提高存储密度和容量，三维存储器的层数(tier)逐渐增加，例如从64层增长到96层、128层或更多层。然而，随着层数的增加，三维存储器的制造工艺越来越复杂，沟道电流的衰减愈加剧烈，对存储器的读写也变得愈加困难。

发明内容

本发明所要解决的技术问题是提供一种三维存储器及其制造方法，可以增加沟道电流，简化工艺流程。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器，包括：衬底；导电层，埋设于所述衬底中；堆叠结构，位于所述衬底上；以及穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括沟道层，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述导电层的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述导电层中的另一侧的横向尺寸，其中所述横向尺寸为所述沟道层在平行于所述衬底表面的方向的尺寸。

在本发明的一实施例中，所述沟道层的第二部分的横向尺寸从所述一侧到所述另一侧逐渐扩大。

在本发明的一实施例中，所述导电层在对应每个沟道层的第二部分处具有第一接触区，所述第一接触区与所述沟道层为同一材料。

在本发明的一实施例中，三维存储器还包括穿过所述堆叠结构而到达所述导电层的多个阵列共源极，所述导电层在对应每个阵列共源极处具有第二接触区。

在本发明的一实施例中，所述衬底和所述第二接触区均为单晶结构。

在本发明的一实施例中，所述衬底包括位于所述导电层之下的第一掺杂类型的阱区和位于所述导电层之上的覆盖层。

在本发明的一实施例中，所述阱区和所述覆盖层均为单晶结构。

在本发明的一实施例中，所述导电层的材料为锗或锗硅。

在本发明的一实施例中，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述多个栅极包括底部选择栅，其中位于所述底部选择栅上表面的介质层与其他介质层的厚度相同。

本发明还提出一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠结构，所述衬底中具有埋设层；形成穿过所述堆叠结构而到达所述埋设层的沟道孔；在所述沟道孔侧壁形成存储器层；通过所述沟道孔刻蚀所述埋设层而形成凹陷，所述凹陷的横向尺寸大于所述堆叠结构底部的沟道孔部分的横向尺寸，其中所述横向尺寸在平行于所述衬底表面的方向的尺寸；通过在所述沟道孔内覆盖半导体材料，在所述沟道孔侧壁形成沟道层及在所述凹陷中形成第一接触区，所述沟道层包括位于所述堆叠结构中的第一部分和从所述第一部分延伸到所述第一接触区的第二部分，所述第二部分靠近所述第一部分的一侧的横向尺寸小于位于所述第一接触区中的另一侧的横向尺寸。

在本发明的一实施例中，所述沟道层的第二部分的横向尺寸从所述一侧到所述另一侧逐渐扩大。