[发明专利]一种NRZ编码电路、编码器及高速接口电路

权利要求书

1.一种NRZ编码电路，其特征在于，包括：

并行转串行电路，其用于根据参考时钟将两路同步的并行数据转换成一串行数据；

时钟倍频电路，其用于根据参考时钟得到速率倍增的倍频时钟信号；

输出整形电路，其用于在倍频时钟信号下将所述串行数据整形为数字信号后进行输出，得到速率倍增的NRZ编码信号；

其中，所述时钟倍频电路包括：

一反相电路，其用于根据所述参考时钟输出反相时钟和同相时钟；

所述并行转串行电路包括两个并联设置的第一支路和第二支路；

所述第一支路包括依次串联的缓冲与整形电路1和传输门M1，所述第一支路的输入端连接其中一路同步的并行数据；

所述第二支路包括依次串联的缓冲与整形电路2和传输门M2，所述第二支路的输入端连接另一路同步的并行数据；同时，

所述传输门M1的第1端与一个同相时钟相连，所述传输门M2的第1端与一个反相时钟相连，所述传输门M1的第3端和传输门M2的第3端相连，且所述传输门M1的第3端输出串行数据；

所述时钟倍频电路还包括：

传输电路，其包括延时器、传输门M3和传输门M4，所述延时器的两个输入端分别连接所述同相时钟和反相时钟，所述延时器的两个输出端分别连接所述传输门M3的第2端和传输门M4的第2端，所述传输门M3的第1端与所述同相时钟相连，所述传输门M4的第1端与所述反相时钟相连，所述传输门M3的第3端和传输门M4的第3端相连；

缓冲与整形电路3，其输入端与所述传输门M3的第三端相连，所述缓冲与整形电路3的输出端输出倍频时钟信号。

2.如权利要求1所述的NRZ编码电路，其特征在于，所述反相电路包括依次串联的第一反相器NOT1和第二反相器NOT2，所述第一反相器NOT1的输入端与所述参考时钟相连，所述第一反相器NOT1的输出端为反相时钟，所述第二反相器NOT2的输出端为同相时钟。

3.如权利要求1所述的NRZ编码电路，其特征在于，所述输出整形电路包括第三触发器，所述第三触发器的两个输入端分别连接所述串行数据和倍频时钟信号，所述第三触发器输出NRZ编码信号。

4.一种编码器，其特征在于，包括：

如权利要求1至3任一项所述的NRZ编码电路；

时钟和数据同步恢复电路，其用于将两路并行的输入数据转换为两路同步的并行数据，并根据两路并行的输入数据得到一路参考时钟，并将所述参考时钟和两路同步的并行数据发送给所述并行转串行电路；

PAM4编码电路，其用于根据参考时钟对两路同步的并行数据进行PAM4编码后得到PAM4编码信号；

码型选择输出电路，其与所述PAM4编码电路的输出端和所述输出整形电路的输出端均相连，用于根据控制信号选择性地输出PAM4编码信号或NRZ编码信号，得到输出信号。

5.如权利要求4所述的编码器，其特征在于，所述码型选择输出电路包括一对晶体管，分别为第五晶体管M5和第六晶体管M6，所述第五晶体管M5的第一端与所述PAM4编码信号相连，所述第六晶体管M6的第一端与所述NRZ编码信号相连，所述第五晶体管M5的第二端和第六晶体管M6的第二端均与所述控制信号相连，且所述第五晶体管M5的第三端和第六晶体管M6的第三端相连，且所述第五晶体管M5的第三端输出得到输出信号。

6.如权利要求4所述的编码器，其特征在于，所述时钟和数据同步恢复电路包括：

两个时钟数据恢复电路，其用于分别对两路并行的输入数据进行时钟和数据恢复，得到两路时钟信号和两路恢复数据；

一时钟校正电路，其用于将两路时钟信号进行时钟校正并同步成一路时钟信号，将该同步后的时钟信号作为参考时钟；

两个触发器，其用于在参考时钟下对两路恢复数据分别进行同步处理，得到两路同步的并行数据。

7.如权利要求4所述的编码器，其特征在于，所述PAM4编码电路为一路2bit数模转换器。

8.一种高速接口电路，其特征在于，包括：

如权利要求4所述的编码器；

激光驱动器，其一个输入端和所述码型选择输出电路的输出端相连，用于将所述码型选择输出电路的输出信号转换成高速差分数据信号，并输出偏置电流；

激光器，其与所述激光驱动器相连；

光电探测器，其输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。