[发明专利]一种高速时钟驱动电路

权利要求书

1.一种高速时钟驱动电路，其特征在于，所述电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断；

所述逻辑控制子电路包括：

当所述使能信号为高时，用以使第一控制信号和第二控制信号相等并等于第一差分信号，当所述使能信号为低时，用以使第一控制信号等于第一差分信号、第二控制信号等于第二差分信号的第一逻辑控制子电路；

当所述使能信号为高时，用以使第三控制信号和第四控制信号相等并等于第三差分信号，当所述使能信号为低时，用以使第三控制信号等于第三差分信号、第四控制信号等于第四差分信号的第二逻辑控制子电路。

2.根据权利要求1所述的高速时钟驱动电路，其特征在于，所述第一逻辑控制子电路与所述第二逻辑控制子电路的结构相同。

3.根据权利要求1所述的高速时钟驱动电路，其特征在于，所述单端转差分子电路包括第一与非门模块、第一反相器，所述单端转差分子电路还包括依次连接的第四反相器和第五反相器，所述第一与非门模块接收第一时钟信号和使能信号，所述第一反相器连接于所述第一与非门模块；所述第四反相器连接于所述第一反相器、并输出第三差分信号，所述第五反相器连接于第四反相器、并输出第二差分信号；

所述单端转差分子电路还包括第二与非门模块、第二反相器和第三反相器，所述单端转差分子电路还包括依次连接的第六反相器和第七反相器，所述第二反相器接收所述第一时钟信号并输出至所述第二与非门模块，所述第二与非门模块接收所述第二反相器反向后的第一时钟信号和所述使能信号，所述第三反相器连接于所述第二与非门模块，所述第六反相器连接于所述第三反相器、并输出第一差分信号，所述第七反相器连接于所述第六反相器、并输出第四差分信号。

4.根据权利要求1所述的高速时钟驱动电路，其特征在于，所述输出子电路包括连接于所述第一逻辑控制子电路的第一PMOS管和第一NMOS管、连接于所述第二逻辑控制子电路的第二PMOS管和第二NMOS管；所述第一PMOS管和所述第一NMOS管之间还串联有第一电阻和第二电阻，所述输出子电路的第一输出端连接于所述第一电阻和所述第二电阻连接端；所述第二PMOS管和所述第二NMOS管之间还串联有第三电阻和第四电阻，所述输出子电路的第二输出端连接于所述第三电阻和所述第四电阻连接端；所述第一输出端和所述第二输出端用以分别输出带驱动能力的第二时钟信号和第三时钟信号。

5.根据权利要求4所述的高速时钟驱动电路，其特征在于，所述第一PMOS管的源极连接于电源、栅极接收所述第一控制信号、漏极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二电阻的一端和所述第一输出端，所述第二电阻的另一端连接于所述第一NMOS管的漏极，所述第一NMOS管的栅极接收第二控制信号、源极接地；

所述第二PMOS管的源极连接于电源、栅极接收所述第三控制信号、漏极连接于所述第三电阻的一端，所述第三电阻的另一端连接于所述第四电阻的一端和所述第二输出端，所述第二电阻的另一端连接于所述第二NMOS管的漏极，所述第二NMOS管的栅极接收第四控制信号、源极接地。