[发明专利]2bit存储器单元结构及操作方法

说明书

本发明公开了一种2bit存储器单元结构，每个单元包含2个存储管A及A*及一个选择管，所述存储器单元能存储2bit数据，所述选择管的栅极引出形成所述存储器单元的第一字线，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。所述的存储器单元在编程时，采用源端载流子注入的方式；在读数据时，存储管的源端电压用于屏蔽在读取存储管A时存储管A*的状态对存储管A的影响；读数据时选择管的读电压大于存储管的栅极电压，以增大读取电流。

技术领域

本发明涉及半导体集成电路器件设计领域，特别是指一种2bit存储器单元结构。

背景技术

图1为一种2bit存储单元的示意图，整个存储单元由3个管子构成：位于左右两侧的2个完全对称的存储管(A和A*)和位于中间的一个选择管(B)，3个管子的栅极连在一起引出形成字线WL，左右两个对称的存储管A和A*，各引出一端形成位线BL及BL*，其余两端分别与选择管的源漏相连。假设定义存储管关断为“0”(关断指的是指存储管不加电压时，存储管沟道不导通)，导通为“1”(导通指的是存储管不加电压时，存储管沟道导通，有较大电流)；传统的存储方式为，1个存储单元存储2位，每个存储管A和A*都可“0”或者“1”，由于存储管A和A*在结构上是完全对称的，因此互换存储管A和A*的操作电压就可以实现对A和A*的分别存储和读取。

图2是这个存储器的一种结构实现方式，如图可知，3个管子的栅极可通过自对准金属硅化物连在一起，存储管的栅极采用自对准侧墙的方式产生，通过这种方式，存储管的尺寸可以做的很小(50nm)。

图3是这种存储器的版图实现方式，从中可知由于存储管采用自对准的侧墙的方式，存储管A和存储管A*环绕选择管一圈并且连在一起。

表一

上述表一显示了存储单元的操作条件，VPP代表Program(编程)时栅极的高压，Program采用热载流子注入(HCI),ONO电子膜厚大于时，通常大于7V，具体电压随膜厚增加而增加，Vd为Program时的存储管对应的漏端电压，Vd一般1.5～5V之间。

VNH代表Erase(擦除)时栅极的负压，VPE代表存储管漏端的正向高压，当ONO电子膜厚大于时，VPE和VNH的差值通常大于10V。

Vgs是Read(读)的时候的栅极电压，Vs代表读取时存储管的源端电压。Vgs的电压和存储管的0和1区分有关，Vgs必须在存储管的0和1的阈值电压区分中间。Vs电压用来屏蔽在读取存储管A时，存储管A*对A的状态产生的影响。

表二

上述表二是某一具体存储单元的操作条件，其存储介质层ONO层的厚度为在此条件下，编程时栅极电压达到11V，存储管漏端电压2.5V。

发明内容

本发明所要解决的技术问题在于提供一种2bit存储器单元，其存储管与选择管的栅极为独立连出，可以提高存储单元的读取电流。

为解决上述问题，本发明所述的一种2bit存储器单元结构，每个单元包含有3个晶体管，其中含2个存储管及一个选择管，所述存储器单元能存储2bit数据，所述的每个存储管都能存储“0”或者“1”。

所述选择管的栅极引出形成所述存储器单元的第一字线WL，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；

所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。