[发明专利]半导体结构及其制造方法

说明书

本公开提供一种半导体结构与该半导体结构的制造方法。半导体结构包括：衬底；第一介质层，位于所述衬底上；多个凹槽，位于所述第一介质层中，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；第二介质层，位于所述凹槽的侧壁上；导电插塞，位于所述凹槽中。本公开的半导体结构及其制造方法可以改善形成导电插塞的导电材料的填充效果及其电学性能。

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种能够改善填充效果和电学性能的半导体结构及其制造方法。

背景技术

存储接触插塞是DRAM(Dynamic Random Access Memory，动态随机存取存储器)结构中用来连接晶体管与存储电容的导电半导体结构。随着晶体管尺寸和存储电容尺寸的不断微缩，存储接触插塞的工艺窗口变得越来越小，增大了导电材料的填充难度，同时，存储接触插塞之间间隔变小也会增强相互干扰效果进而降低电学性能。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体结构及其制造方法，用于至少在一定程度上克服由于相关技术的限制导致半导体结构制造过程中导电材料填充效果差以及电学性能降低的问题。

根据本公开的第一方面，提供一种半导体结构，包括：

衬底；

第一介质层，位于所述衬底上；

多个凹槽，位于所述第一介质层中，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；

第二介质层，位于所述凹槽的侧壁上；

导电插塞，位于所述凹槽中。

在本公开的一种示例性实施例中，所述第一介质层的介电常数小于所述第二介质层的介电常数。

在本公开的一种示例性实施例中，所述凹槽的侧壁呈斜线状、阶梯状和曲线状中的任一中或任意组合。

在本公开的一种示例性实施例中，所述凹槽之间的间隔与所述凹槽的顶部尺寸相同。

在本公开的一种示例性实施例中，所述凹槽的深宽比大于3：1和/或小于10:1。

在本公开的一种示例性实施例中，所述凹槽的横截面为方形、多边形、圆形或椭圆形中的任一种。

在本公开的一种示例性实施例中，所述多个凹槽呈阵列排布。

在本公开的一种示例性实施例中，所述第二介质层的厚度小于5nm。

在本公开的一种示例性实施例中，半导体结构还包括第三介质层，位于所述第一介质层表面的上表面。

根据本公开的第二方面，提供一种半导体结构的制造方法，包括：

提供衬底，所述衬底上形成有第一介质层；

在所述第一介质层中形成多个凹槽，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；

在所述凹槽的侧壁上形成第二介质层；

在所述凹槽中填充导电材料。

在本公开的一种示例性实施例中，所述第一介质层的介电常数小于所述第二介质层的介电常数。

在本公开的一种示例性实施例中，所述凹槽的侧壁呈斜线状、阶梯状和曲线状中的任一中或任意组合。

在本公开的一种示例性实施例中，所述凹槽之间的间隔与所述凹槽的顶部尺寸相同。

在本公开的一种示例性实施例中，制造方法还包括：